Dissertations / Theses: 'Optimisation mémoire'

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Julié-Mollo, Catherine. "Optimisation de l'espace mémoire pour l'évaluation de grammaires attribuées." Orléans, 1989. http://www.theses.fr/1989ORLE2013.

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Abstract:

Ce travail concerne l'optimisation de l'espace mémoire pour la production automatique de compilateurs par la méthode des grammaires attribuées. Aujourd'hui, avec le développement explosif que connait l'architecture des machines et avec l'abandon du mythe du langage unique tout puissant, l'industrialisation d'un procédé de construction pour les traducteurs devient un objectif incontournable. Or, si les évaluateurs produits automatiquement à partir d'une grammaire attribuée ont une vitesse du même ordre de grandeur que celle des programmes écrits à la main, ils sont encore très gros consommateurs en espace mémoire. L'objectif de ce travail est de montrer que l'utilisation des classes de grammaires attribuées les plus riches est possible sans être penalisé par le problème d'encombrement mémoire. Ce paradoxe apparent est résolu en examinant de manière fine, au moment de la construction de l'évaluateur, le mécanisme de gestion de l'espace mémoire pour déterminer les propriétés des durées de vie des objets mis en oeuvre. On peut alors exploiter complètement cette information pour allouer et libérer la mémoire au moment le plus opportun. Apres un survol des différents travaux relatifs a ce problème d'optimisation de l'espace, nous proposons un schéma de base pour stocker tous les attributs temporaires à l'extérieur de l'arbre de dérivation. Ce schéma découle de conditions nécessaires et suffisantes pour implanter les instances d'attributs en variables globales ou en piles. Ces résultats sont ensuite étendus pour améliorer le schéma de base. On peut, en effet, faire partager le même espace à plusieurs objets globaux, ce qui diminue encore l'espace mémoire et, surtout, augmente la vitesse si ce regroupement permet d'éliminer des règles de copie (sans nouvelle création d'information). D'autres améliorations portent sur l'optimisation de la gestion des piles et le traitement des attributs non temporaires dont la durée de vie s’étend au-delà d’une simple visite dans l’arbre. Enfin, nous présentons l’implantation de ces techniques d’optimisation dans le système de traitement de Grammaires Attribuées FNC-2. Cette implantation a largement permis au système lui-même de se développer, les résultats fournis le montrant largement. D’autre part, une évaluation chiffrée du gain mémoire sur des exemples de taille respectable, ainsi qu’une comparaison avec le système GAG de Kastens montrent l’apport très significatif de notre proposition et prouve qu’il est possible, aujourd’hui, de construire automatiquement des évaluateurs de qualité acceptable pour des applications de grande taille.

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Papaix, Caroline. "Optimisation des performances des mémoires EEPROM embarquées." Montpellier 2, 2002. http://www.theses.fr/2002MON20098.

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Habhab, Radouane. "Optimisation d'architectures mémoires non-volatiles à piégeage de charges pour les applications microcontrôleur et mémoire autonome." Electronic Thesis or Diss., Université Côte d'Azur, 2023. http://www.theses.fr/2023COAZ4102.

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Abstract:

L'objectif de ces travaux de thèse est d'évaluer les performances en programmation/cyclage/rétention d'une cellule mémoire SONOS basée sur une architecture split gate très innovante développée par STMicroelectronics, l'eSTM (embedded Select in Trench Memory). Dans un premier temps, nous expliquons la réalisation de cette mémoire SONOS qui est basée sur une modification de la mémoire eSTM à grille flottante, cette modification se faisant sans coût supplémentaire. Dans un second temps, nous étudions les mécanismes de programmation et d'effacement les plus performants pour cette mémoire ce qui nous amène aussi à proposer une nouvelle architecture de mémoire SONOS. Dans un troisième temps, nous caractérisons électriquement les phases de programmation de la cellule SONOS eSTM pour les deux architectures disponibles : dual gate et overlap. Pour la mémoire dual gate, les deux cellules mémoires de part et d'autre du transistor de sélection ont chacune leur propre empilement de grille « ONO/grille de contrôle ». Pour la mémoire overlap, la couche ONO est commune aux deux cellules mémoires. Même si cette couche est partagée, la mémorisation de l'information dans l'ONO est localisée uniquement sous la grille de contrôle concernée grâce à la nature discrète du piégeage des charges. Le mécanisme mis en œuvre pour les opérations d'écriture et d'effacement est d'injection de porteurs chauds et nous détaillons l'optimisation des polarisations (différentes pour les deux architectures disponibles) de drain et de grille de sélection qui permettent de définir les tensions de seuil écrite et effacée. Nous effectuons alors des tests d'endurance jusqu'à un million de cycles pour les deux architectures. Finalement, nous menons une étude en rétention et en de pompage de charge pour connaitre la qualité d'oxyde à l'interface de nos cellules. Dans un quatrième temps, nous cherchons à mieux comprendre le fonctionnement du transistor mémoire et la variabilité de l'eSTM à l'aide simulations TCAD et de mesures électriques sur des structures de géométries variées
The aim of this thesis work is to evaluate the performance in programming/cycling/retention of a SONOS memory cell based on a highly innovative split-gate architecture developed by STMicroelectronics, the eSTM™ (embedded Select in Trench Memory). Firstly, we explain the realization of this SONOS memory, which is based on a process step modification of the floating gate eSTM™ memory, with this modification carried out without additional cost.Secondly, we investigate the most efficient program and erase mechanisms for this memory, which also leads us to propose a new SONOS memory architecture. Thirdly, we electrically characterize the P/E activations of the SONOS eSTM™ cell for the two available architectures: dual gate and overlap. For dual gate memory, both memory cells on either side of the selection transistor have their own "ONO/control gate" stack. For overlap memory, the ONO layer is common to both memory cells. Even though this layer is shared, the information storage in ONO is localized only under the relevant control gate due to the discrete nature of charge trapping. The mechanism implemented for write and erase operations is carrier hot injection, and we detail the optimization of biases (different for the two available architectures) of the drain and select gate, which define the written and erased threshold voltages. We then perform endurance tests up to one million cycles for both architectures. Finally, we conduct a study on retention and charge pumping to assess the oxide quality at the interface of our cells. In a fourth phase, we seek to better understand the operation of the memory transistor and the variability of eSTM™ using TCAD simulations and electrical measurements on structures with various geometries

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Le, Bouder Gabriel. "Optimisation de la mémoire pour les algorithmes distribués auto-stabilisants." Electronic Thesis or Diss., Sorbonne université, 2023. http://www.theses.fr/2023SORUS002.

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Abstract:

L'auto-stabilisation est un paradigme adapté aux systèmes distribués, particulièrement susceptibles de subir des fautes transitoires. Des erreurs de corruption de mémoire, de messages, la rupture d'un lien de communication peuvent plonger le système dans un état incohérent. Un protocole est auto-stabilisant si, quel que soit l'état initial du système, il garantit un retour à un fonctionnement normal en temps fini. Plusieurs contraintes s'appliquent aux algorithmes conçus pour les systèmes distribués. L'asynchronie en est un exemple emblématique. Une des manières d'appréhender ces problèmes est de chercher à réduire la taille des messages échangés entre les différents nœuds du réseau. Cette thèse se concentre sur l'optimisation de la mémoire nécessaire à la communication pour les algorithmes distribués auto-stabilisants. Nous établissons dans cette thèse plusieurs résultats négatifs, démontrant l'impossibilité de résoudre certains problèmes sans une certaine taille minimale pour les messages échangés, en établissant une impossibilité d'utiliser jusqu'au bout l'existence d'identifiants uniques dans le réseau en dessous de cette taille minimale. Ces résultats sont génériques et peuvent s'appliquer à de nombreux problèmes distribués. Dans un second temps, nous proposons des algorithmes particulièrement efficaces en mémoire pour la résolution de deux problèmes fondamentaux des systèmes distribués: la détection de terminaison, et la circulation perpétuelle de jeton
Self-stabilization is a suitable paradigm for distributed systems, particularly prone to transient faults. Errors such as memory or messages corruption, break of a communication link, can put the system in an inconsistent state. A protocol is self-stabilizing if, whatever the initial state of the system, it guarantees that it will return a normal behavior in finite time. Several constraints concern algorithms designed for distributed systems. Asynchrony is one emblematic example. With the development of networks of connected, autonomous devices, it also becomes crucial to design algorithms with a low energy consumption, and not requiring much in terms of resources. One way to address these problems is to aim at reducing the size of the messages exchanged between the nodes of the network. This thesis focuses on the memory optimization of the communication for self-stabilizing distributed algorithms. We establish in this thesis several negative results, which prove the impossibility to solve some problems under a certain limit on the size of the exchanged messages, by showing an impossibility to fully use the presence of unique identifiers in the network below that minimal size. Those results are generic, and may apply to numerous distributed problems. Secondly, we propose particularly efficient algorithms in terms of memory for two fundamental problems in distributed systems: the termination detection, and the token circulation

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Fraboulet, Antoine. "Optimisation de la mémoire et de la consommation des systèmes multimédia embarqués." Lyon, INSA, 2001. http://theses.insa-lyon.fr/publication/2001ISAL0054/these.pdf.

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Abstract:

L'évolution des techniques et des outils de compilation logicielle et de synthèse automatique de matériels permet maintenant de concevoir de manière conjointe ( Codesign) des systèmes électroniques intégrés sur une seule puce de silicium, appelés « System on Chip ». Ces systèmes dans leurs versions embarquées doivent répondre à des contraintes spécifiques de place, de vitesse et de consommation. De plus, les capacités sans cesse croissantes de ces systèmes permettent aujourd'hui de développer des applications complexes comme les applications multimédia. Les applications multimédia travaillent, entre autres, sur des images et des signaux de grande taille; elles génèrent de gros besoins en place mémoire et des transferts de données volumineux, traités par des boucles imbriquées. Il faut donc se concentrer sur l'optimisation de la mémoire lors de la conception de telles applications dans le monde de l'embarqué. Deux moyens d'action sont généralement mis en œuvre : le choix des architectures (hiérarchies mémoire et mémoires caches) et l'adéquation du code décrivant l'application avec l'architecture générée. Nous développerons ce second axe d'optimisation de la mémoire et comment transformer automatiquement le code de l'application, en particulier les boucles, pour minimiser les transferts de données (grands consommateurs d'énergie) et la place mémoire (grande utilisatrice de surface et d'énergie)
The development in technologies and tool for software compilation and automatic hardware synthesis now makes it possible to conceive in a joint way (Co design) the electronic systems integrated on only one silicon chip, called "System on Chip". These systems in their embedded versions must answer specific constrain s of place, speed and consumption. Moreover, the unceasingly increasing capacities of these systems make it possible today to develop complex applications like multimedia ones. These multimedia applications work, amongst other things, on images and signals of big size; they generate large memory requirements and data transfers handled by nested loops. It is thus necessary to concentrate on memory optimizations when designing such applications in the embedded world. Two means of action are generally used: the choice of a dedicated memory architecture (memory hierarchy and caches) and adequacy of the code describing the application with the generated architecture. We will develop this second axis of memory optimization and how to transform automatically the implementation code, particularly nested loops, to minimize data transfers (large consumer of energy) and memory size (large consumer of surface and energy)

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Ninin, Jordan. "Optimisation Globale basée sur l'Analyse d'Intervalles : Relaxation Affine et Limitation de la Mémoire." Phd thesis, Institut National Polytechnique de Toulouse - INPT, 2010. http://tel.archives-ouvertes.fr/tel-00580651.

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Abstract:

Depuis une vingtaine d'années, la résolution de problèmes d'optimisation globale non convexes avec contraintes a connu un formidable essor. Les algorithmes de branch and bound basée sur l'analyse d'intervalles ont su trouver leur place, car ils ont l'avantage de prouver l'optimalité de la solution de façon déterministe, avec un niveau de certitude pouvant aller jusqu'à la précision machine. Cependant, la complexité exponentielle en temps et en mémoire de ces algorithmes induit une limite intrinsèque, c'est pourquoi il est toujours nécessaire d'améliorer les techniques actuelles. - Dans cette thèse, nous avons développé de nouvelles arithmétiques basées sur l'arithmétique d'intervalles et l'arithmétique affine, afin de calculer des minorants et des majorants de meilleure qualité de fonctions explicites sur un intervalle. - Nous avons ensuite développé une nouvelle méthode automatique de construction de relaxations linéaires. Cette construction est basée sur l'arithmétique affine et procède par surcharge des opérateurs. Les programmes linéaires ainsi générés ont exactement le même nombre de variables et de contraintes d'inégalité que les problèmes originaux, les contraintes d'égalité étant remplacées par deux inégalités. Cette nouvelle procédure permet de calculer des minorants fiables et des certificats d'infaisabilité pour chaque sous-domaine à chaque itération de notre algorithme de branch and bound par intervalles. De nombreux tests numériques issus du site COCONUT viennent confirmer l'efficacité de cette approche. - Un autre aspect de cette thèse a été l'étude d'une extension de ce type d'algorithmes en introduisant une limite sur mémoire disponible. L'idée principale de cette approche est de proposer un processus inverse de l'optimisation par le biais d'un principe métaheuristique: plutôt que d'améliorer des solutions locales à l'aide de métaheuristiques telles que les algorithmes Taboo ou VNS, nous partons d'une méthode exacte et nous la modifions en une heuristique. De cette façon, la qualité de la solution trouvée peut être évaluée. Une étude de la complexité de ce principe métaheuristique a également été effectuée. - Enfin, pour finir l'étude, nous avons appliqué notre algorithme à la résolution de problème en géométrie plane, ainsi qu'à la résolution d'un problème de dimensionnement de moteur électrique. Les résultats obtenus ont permis de confirmer l'intérêt de ce type d'algorithme, en résolvant des problèmes ouverts sur les polygones convexes et proposant des structures innovantes en génie électrique.

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Gamoudi, Oussama. "Optimisation adaptative appliquée au préchargement de données." Paris 6, 2012. http://www.theses.fr/2012PA066192.

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Abstract:

Les mémoires caches ont été proposées pour réduire le temps d'accès moyen aux données et aux instructions. Ces petites mémoires permettent de réduire significativement la latence moyenne des accès mémoire si la majorité des données accédées sont conservées dans le cache. Toutefois, les caches ne permettent pas d'éviter les défauts de cache dus aux premiers accès aux blocs mémoire. Le préchargement de données est une solution qui a été proposée pour optimiser la performance du cache en anticipant la demande à la mémoire des données nécessaires au processeur. L'efficacité du préchargement repose sur sa capacité à détecter les données à précharger et surtout à les précharger au bon moment. Un préchargement réalisé trop tôt peut être évincé avant son référencement ce qui risque de polluer le cache et d'occuper la bande passante, tandis qu'un préchargement lancé trop tard masque seulement une partie de la latence mémoire. De nombreuses techniques de préchargement logicielles et matérielles ont été implémentées dans les architectures des processeurs contemporains. Le préchargement est bénéfique pour certains programmes lorsque les données préchargées sont référencées par le processeur. Toutefois, le préchargement peut être contre-productif pour d'autres programmes en polluant le cache, ou en mobilisant la bande passante au détriment des accès mémoires réguliers. De plus, l'utilité du préchargement varie tout au long de l'exécution d'une application, à cause des phases existantes dans un programme et du comportement des applications exécutées. Il est donc important de contrôler les requêtes de préchargement afin de tirer profit de ce dernier tout en réduisant son effet négatif. Pour adapter dynamiquement le préchargement de données, on peut chercher à capturer à l'exécution les phases d'un programme, ainsi que les interactions avec les programmes exécutés simultanément. Certains événements dynamiques (connus à l'exécution) tels que le nombre de défauts de cache L1/L2, le nombre de branchements exécutés, etc. Peuvent caractériser le comportement dynamique des applications prises individuellement ou exécutées simultanément. Les architectures actuelles incluent des compteurs matériels permettant de comptabiliser le nombre d'occurrences de certains événements au cours de l'exécution. Ces compteurs permettent d'obtenir des informations sur le comportement dynamique des applications. Dans ce travail, nous avons montré qu'il existe des événements capables de discriminer les intervalles d'exécution pendant lesquels le préchargement est bénéfique de ceux où il ne l'est pas. Nous avons montré également que l'espace des événements peut être partitionné en régions telles que plus de 90% des vecteurs d'événements de ces régions aboutissent au même effet de préchargement. Nous avons proposé ensuite, une nouvelle approche permettant d'exploiter la corrélation entre les événements d'exécution et l'efficacité de préchargement afin de filtrer à l'exécution les requêtes de préchargement selon leurs efficacités: celles qui sont jugées efficaces sont lancées et celles qui s'avèrent inutiles sont invalidées. Enfin, nous avons présenté une évaluation du filtre proposé sur différente architectures (monoprocesseur exécutant un seul programme, SMT, et multiprocesseurs) afin de mettre en évidence l'impact de la variation de l'environnement d'exécution et l'interaction des programmes exécutés simultanément sur l'utilité du préchargement. Le filtre proposé a montré qu'il est capable de tirer profit du préchargement tout en réduisant son effet négatif
Data prefetching is an effective way to bridge the increasing performance gap between processor and memory. Prefetching can improve performance but it has some side effects which may lead to no performance improvement while increasing memory pressure or to performance degradation. Adaptive prefetching aims at reducing negative effects of prefetching while keeping its advantages. This paper proposes an adaptive prefetching method based on runtime activity, which corresponds to the processor and memory activities retrieved by hardware counters, to predict the prefetch efficiency. Our approach highlights and relies on the correlation between the prefetch effects and runtime activity. Our method learns all along the execution this correlation to predict the prefetch efficiency in order to filter out predicted inefficient prefetches. Experimental results show that the proposed filter is able to cancel thenegative impact of prefetching when it is unprofitable while keeping the performance improvement due to prefetching when it is beneficial. Our filter works similarly well when several threads are running simultane-ously which shows that runtime activity enables an efficient adaptation of prefetch by providing information on running-applications behaviors and interactions

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Barreteau, Michel. "Optimisation du placement des scans et des réductions pour machines parallèles à mémoire répartie." Versailles-St Quentin en Yvelines, 1998. http://www.theses.fr/1998VERS0001.

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L' @atout majeur des machines parallèles à mémoire répartie réside dans leur rapport coût/performance. Bénéficiant du concept d'extensibilité, leurs performances sont néanmoins étroitement liées à la notion de placement. En effet, ces multiprocesseurs sont extrêmement sensibles aux communications distantes ou plus exactement aux coûts qu'elles induisent. L'objectif du placement est de minimiser les communications. Or ces machines offrent des primitives de communications globales adaptées à leur architecture (réseau d'interconnexion) telles que les scans et les réductions ; leur coût étant très faible compte tenu de celui d'une communication point à point. Cette thèse propose un algorithme de placement automatique du code et des données dans un espace multidimensionnel, qui considère ces opérations globales. Basée sur la localité des données, cette méthode s'applique à décomposer le placement des calculs et des données. Elle remédie aussi à la contrainte logicielle classique dont souffrent les primitives associées ; à savoir que le calcul s'effectue impérativement suivant l'un des axes canoniques de la grille des processeurs virtuels. Enfin, on considère l'interaction des scans de façon à éviter toute redistribution superflue et coûteuse. Le fait de tenir compte des caractéristiques de la machine cible contribue à optimiser le placement et par la même occasion à exécuter efficacement des programmes scientifiques. Ainsi, on peut tirer profit des primitives de communication disponibles sur de telles architectures pour améliorer les performances.

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Novytskyi, Dimitri. "Méthodes géométriques pour la mémoire et l'apprentissage." Phd thesis, Université Paul Sabatier - Toulouse III, 2007. http://tel.archives-ouvertes.fr/tel-00285602.

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Abstract:

Cette these est consacree aux methodes geometriques dans l'optimisation, l'apprentissage et les reseaux neuronaux. Dans beaucoup de problemes de l'apprentissage (supervises et non supervises), de la reconnaissance des formes, et du groupage, il y a un besoin de tenir en compte de la structure interne (intrinseque) de l'espace fondamental, qui n'est pas toujours euclidien. Pour les varietes Riemanniennes nous construisons des algorithmes pour la methode de Newton, les methodes de gradients conjugues, et certaines methodes non-lisses d'optimisation comme r-algorithme. A cette fin nous developpons des methodes pour le calcul des geodesiques dans les sous-varietes bases sur des equations de Hamilton et l'integration symplectique. Apres nous construisons un nouveau type avec de la memoire associative neuronale capable de l'apprentissage non supervise et du groupage (clustering). Son apprentissage est base sur moyennage generalise dans les varietes de Grassmann. Future extension de cette memoire implique les machines a noyaux et transformations de l'espace implicites. Aussi nous considerons des algorithmes geometriques pour le traitement des signaux et le filtrage adaptatif. Les methodes proposees sont testees avec des exemples standard et avec des problemes reels de reconnaissance des images et du traitement des signaux. L'application des reseaux neurologiques proposes est demontree pour un projet reel complet de la reconnaissance des images chimiques (nez electronique).

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Zuckerman, Stéphane. "Méthodologie de mesure et optimisation de l'utilisation des hiérarchies mémoire dans les systèmes multicoeur." Versailles-St Quentin en Yvelines, 2010. http://www.theses.fr/2010VERS0063.

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Abstract:

Les microprocesseurs multicoeur sont désormais les nouvelles briques de base des nœuds de calcul des super-ordinateurs. Au parallélisme précédemment trouve uniquement au niveau du nœud de calcul, se rajoute celui trouve directement au niveau du microprocesseur. Le parallélisme de tache se superpose au parallélisme d’instruction. La ressource partagée la plus critique – la mémoire – le devient encore plus avec l’apparition de mémoire cache partagée entre plusieurs cœurs de calcul. Cette thèse propose de donner des pistes méthodologiques pour déterminer ou se trouvent les goulots d’étranglement dans un système multicoeur, ainsi que de caractériser certains de ces problèmes spécifiques a ceux-ci. Parmi eux, on trouve en particulier la contention dans la hiérarchie mémoire : RAM et dernier niveau de cache. La présence de mécanismes de pré-chargement mémoire peut aussi mener a du «vol» de lignes de cache, qui peut faire baisser les performances d’applications de calcul intensif manipulant des structures de données complexes, tels des tableaux multidimensionnels. Enfin, en se basant sur des briques de base optimisées pour une exécution unicoeur de calcul matriciel dense, nous proposons une méthodologie pour déterminer le meilleur partitionnement possible pour obtenir des performances acceptables dans un environnement
Microprocessors embedding multicore technology are nowadays the new building blocks of computation nodes for supercomputers. To the classic instruction-level parallelism found in every modern microprocessor, task-level parallelism is now added. The most critical shared ressource – memory – becomes even more critical with the advent of shared caches between multiple cores. This dissertation proposes to give methodological leads to determine where the bottlenecks are situated in a system built on multicores chips, as well as caracterize some problems specific to multicore. Among them, one can find in particular the contention in cache hierarchies : RAM, and last level of cache. The presence of prefetch mechanisms can also lead to cacheline stealing. It can deeply hurt performance in compute- and memory-intensive applications manipulating complex data structures such as multidimensional arrays. Finally, based on optimized building blocks for unicore execution in matrix computations, we propose a methodology to determine the best partitioning to get acceptable performance in a multicore environment

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Agharben, El Amine. "Optimisation et réduction de la variabilité d’une nouvelle architecture mémoire non volatile ultra basse consommation." Thesis, Lyon, 2017. http://www.theses.fr/2017LYSEM013.

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Abstract:

Le marché mondial des semi-conducteurs connait une croissance continue due à l'essor de l'électronique grand public et entraîne dans son sillage le marché des mémoires non volatiles. L'importance de ces produits mémoires est accentuée depuis le début des années 2000 par la mise sur le marché de produits nomades tels que les smartphones ou plus récemment les produits de l’internet des objets. De par leurs performances et leur fiabilité, la technologie Flash constitue, à l'heure actuelle, la référence en matière de mémoire non volatile. Cependant, le coût élevé des équipements en microélectronique rend impossible leur amortissement sur une génération technologique. Ceci incite l’industriel à adapter des équipements d’ancienne génération à des procédés de fabrication plus exigeants. Cette stratégie n’est pas sans conséquence sur la dispersion des caractéristiques physiques (dimension géométrique, épaisseur…) et électriques (courant, tension…) des dispositifs. Dans ce contexte, le sujet de ma thèse est d’optimiser et de réduire la variabilité d’une nouvelle architecture mémoire non volatile ultra basse consommation.Cette étude vise à poursuivre les travaux entamés par STMicroelectronics sur le développement, l’étude et la mise en œuvre de boucles de contrôle de type Run-to-Run (R2R) sur une nouvelle cellule mémoire ultra basse consommation. Afin d’assurer la mise en place d’une régulation pertinente, il est indispensable de pouvoir simuler l’influence des étapes du procédé de fabrication sur le comportement électrique des cellules en s’appuyant sur l’utilisation d’outils statistiques ainsi que sur une caractérisation électrique pointue
The global semiconductor market is experiencing steady growth due to the development of consumer electronics and the wake of the non-volatile memory market. The importance of these memory products has been accentuated since the beginning of the 2000s by the introduction of nomadic products such as smartphones or, more recently, the Internet of things. Because of their performance and reliability, Flash technology is currently the standard for non-volatile memory. However, the high cost of microelectronic equipment makes it impossible to depreciate them on a technological generation. This encourages industry to adapt equipment from an older generation to more demanding manufacturing processes. This strategy is not without consequence on the spread of the physical characteristics (geometric dimension, thickness ...) and electrical (current, voltage ...) of the devices. In this context, the subject of my thesis is “Optimization and reduction of the variability of a new architecture ultra-low power non-volatile memory”.This study aims to continue the work begun by STMicroelectronics on the improvement, study and implementation of Run-to-Run (R2R) control loops on a new ultra-low power memory cell. In order to ensure the implementation of a relevant regulation, it is essential to be able to simulate the process manufacturing influence on the electrical behavior of the cells, using statistical tools as well as the electric characterization

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Novytskyy, Dmytro. "Méthodes géométriques pour la mémoire et l'apprentissage." Toulouse 3, 2007. http://www.theses.fr/2007TOU30152.

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Abstract:

Cette thèse est consacrée aux méthodes géométriques dans l'optimisation, l'apprentissage et les réseaux neuronaux. Dans beaucoup de problèmes de l'apprentissage (supervises et non supervises), de la reconnaissance des formes, et du groupage, il y a un besoin de tenir en compte de la structure interne (intrinsèque) de l'espace fondamental, qui n'est pas toujours euclidien. Pour les variétés Riemanniennes nous construisons des algorithmes pour la méthode de Newton, les méthodes de gradients conjugues, et certaines méthodes non-lisses d'optimisation comme r-algorithme. A cette fin nous développons des méthodes pour le calcul des géodésiques dans les sous-maîtres bases sur des équations de Hamilton et l'intégration symplectique. Apres nous construisons un nouveau type avec de la mémoire associative neuronale capable de l'apprentissage non supervise et du groupage (clustering). Son apprentissage est base sur moyennage généralise dans les variétés de Grassmann. Future extension de cette mémoire implique les machines a noyaux et transformations de l'espace implicites. Aussi nous considérons des algorithmes géométriques pour le traitement des signaux et le filtrage adaptatif. Les méthodes proposées sont testées avec des exemples standard et avec des problèmes réels de reconnaissance des images et du traitement des signaux. L'application des réseaux neurologiques proposes est démontrée pour un projet réel complet de la reconnaissance des images chimiques (nez électronique)
This thesis is devoted to geometric methods in optimization, learning and neural networks. In many problems of (supervised and unsupervised) learning, pattern recognition, and clustering there is a need to take into account the internal (intrinsic) structure of the underlying space, which is not necessary Euclidean. For Riemannian manifolds we construct computational algorithms for Newton method, conjugate-gradient methods, and some non-smooth optimization methods like the r-algorithm. For this purpose we develop methods for geodesic calculation in submanifolds based on Hamilton equations and symplectic integration. Then we construct a new type of neural associative memory capable of unsupervised learning and clustering. Its learning is based on generalized averaging over Grassmann manifolds. Further extension of this memory involves implicit space transformation and kernel machines. Also we consider geometric algorithms for signal processing and adaptive filtering. Proposed methods are tested for academic examples as well as real-life problems of image recognition and signal processing. Application of proposed neural networks is demonstrated for a complete real-life project of chemical image recognition (electronic nose)

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Laga, Arezki. "Optimisation des performance des logiciels de traitement de données sur les périphériques de stockage SSD." Thesis, Brest, 2018. http://www.theses.fr/2018BRES0087/document.

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Abstract:

Nous assistons aujourd’hui à une croissance vertigineuse des volumes de données. Cela exerce une pression sur les infrastructures de stockage et les logiciels de traitement de données comme les Systèmes de Gestion de Base de Données (SGBD). De nouvelles technologies ont vu le jour et permettent de réduire la pression exercée par les grandes masses de données. Nous nous intéressons particulièrement aux nouvelles technologies de mémoires secondaires comme les supports de stockage SSD (Solid State Drive) à base de mémoire Flash. Les supports de stockage SSD offrent des performances jusqu’à 10 fois plus élevées que les supports de stockage magnétiques. Cependant, ces nouveaux supports de stockage offrent un nouveau modèle de performance. Cela implique l’optimisation des coûts d’E/S pour les algorithmes de traitement et de gestion des données. Dans cette thèse, nous proposons un modèle des coûts d’E/S sur SSD pour les algorithmes de traitement de données. Ce modèle considère principalement le volume des données, l’espace mémoire alloué et la distribution des données. Nous proposons également un nouvel algorithme de tri en mémoire secondaire : MONTRES. Ce dernier est optimisé pour réduire le coût des E/S lorsque le volume de données à trier fait plusieurs fois la taille de la mémoire principale. Nous proposons enfin un mécanisme de pré-chargement de données : Lynx. Ce dernier utilise un mécanisme d’apprentissage pour prédire et anticiper les prochaines lectures en mémoire secondaire
The growing volume of data poses a real challenge to data processing software like DBMS (DataBase Management Systems) and data storage infrastructure. New technologies have emerged in order to face the data volume challenges. We considered in this thesis the emerging new external memories like flash memory-based storage devices named SSD (Solid State Drive).SSD storage devices offer a performance gain compared to the traditional magnetic devices.However, SSD devices offer a new performance model that involves 10 cost optimization for data processing and management algorithms.We proposed in this thesis an 10 cost model to evaluate the data processing algorithms. This model considers mainly the SSD 10 performance and the data distribution.We also proposed a new external sorting algorithm: MONTRES. This algorithm includes optimizations to reduce the 10 cost when the volume of data is greater than the allocated memory space by an order of magnitude. We proposed finally a data prefetching mechanism: Lynx. This one makes use of a machine learning technique to predict and to anticipate future access to the external memory

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Chekaf, Mustapha. "Capacité de la mémoire de travail et son optimisation par la compression de l'information." Thesis, Bourgogne Franche-Comté, 2017. http://www.theses.fr/2017UBFCC010/document.

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Abstract:

Les tâches d’empan simples sont classiquement utilisées pour évaluer la mémoire à court terme, tandis que les tâches d’empan complexes sont généralement considérées comme spécifiques de la mémoire de travail. Par construction, les tâches d’empan complexes étant plus difficiles,en raison de l’utilisation d’une tâche concurrente, l’empan moyen est généralement plus faible (4 ± 1 items) que dans les tâches d’empan simples (7 ± 2 items). Une raison possible de cet écart est que sans tâche concurrente, les participants peuvent tirer profit du temps libre entre les stimuli pour détecter et recoder des régularités présentes dans la série de stimuli afin de regrouper les stimuli en 4 ± 1 chunks. Notre hypothèse principale est que la compression de l’information en mémoire immédiate est un indicateur pertinent pour étudier la relation entre la capacité de mémoire immédiate et l’intelligence fluide. L’idée est que les deux dépendent de la qualité du traitement de l’information, autrement dit, selon nos hypothèses, d’une interaction entre traitement et stockage. Nous avons développé plusieurs tâches de mesure d’empan de chunks dans lesquelles la compressibilité de l’information a été estimée en utilisant différentes mesures de complexité algorithmique. Les résultats ont montré que la compressibilité peut être utilisée pour prédire la performance en mémoire de travail, et que la capacité à compresser l’information est un bon prédicteur de l’intelligence fluide. Nous concluons que la capacité à compresser l’information en mémoire de travail est la raison pour laquelle à la fois traitement et stockage de l’information sont liés à l’intelligence
Simple span tasks are tasks commonly used to measure short-term memory, while complex span tasks are usually considered typical measures of working memory. Because complex span tasks were designed to create a concurrent task, the average span is usually lower (4 ± 1items) than in simple span tasks (7±2 items). One possible reason for measuring higher spansduring simple span tasks is that participants can take profit of the spare time between the stimuli to detect, and recode regularities in the stimulus series (in the absence of a concurrent task), and such regularities can be used to pack a few stimuli into 4 ± 1 chunks. Our main hypothesis was that information compression in immediate memory is an excellent indicator for studying the relationship between immediate-memory capacity and fluid intelligence. The idea is that both depend on the efficiency of information processing, and more precisely, on the interaction between storage and processing. We developed various span tasks measuringa chunking capacity, in which compressibility of memoranda was estimated using different algorithmic complexity metrics. The results showed that compressibility can be used to predictworking-memory performance, and that fluid intelligence is well predicted by the ability to compress information.We conclude that the ability to compress information in working memoryis the reason why both manipulation and retention of information are linked to intelligence

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Guermouche, Abdou. "Étude et optimisation du comportement mémoire dans les méthodes parallèles de factorisation de matrices creuses." Lyon, École normale supérieure (sciences), 2004. http://www.theses.fr/2004ENSL0284.

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Abstract:

Les méthodes directes de résolution de systèmes linéaires creux sont connues pour leurs besoins mémoire importants qui peuvent constituer une barrière au traitement de problèmes de grandes taille. De ce fait, les travaux effectués durant cette thèse ont porté d'une part sur l'étude du comportement mémoire d'un algorithme de factorisation de matrices creuses, en l'occurrence la méthode multifrontale, et d'autre part sur l'optimisation et la minimisation de la mémoire nécessaire au bon déroulement de la factorisation aussi bien dans un cadre séquentiel que parallèle. Ainsi, des algorithmes optimaux pour la minimisation de la mémoire ont été proposés pour le cas séquentiel. Pour le cas parallèle, nous avons introduit dans un premier temps des stratégies d'ordonnancement visant une amélioration du comportement mémoire de la méthode. Puis, nous les avons étendues pour avoir un objectif de performance tout en gardant un bon comportement mémoire. Enfin, dans le cas où l'ensemble des données à traiter a encore une taille plus importante que celle de la mémoire, il est nécessaire de concevoir des approches de factorisation out-of-core. Pour être efficaces, ces méthodes nécessitent d'une part de recouvrir les opérations d'entrées/sorties par des calculs, et d'autre part de réutiliser des données déjà présentes en mémoire pour réduire le volume d'entrées/sorties. Ainsi, une partie des travaux présentés dans cette thèse ont porté sur la conception de techniques out-of-core implicites adaptées au schéma des accès de la méthode multifrontale et reposant sur une modification de la politique de pagination du système d'exploitation à l'aide d'un outil bas-niveau (MMUM&MMUSSEL)
Direct methods for solving sparse linear systems are known for their large memory requirements that can represent the limiting factor to solve large systems. The work done during this thesis concerns the study and the optimization of the memory behaviour of a sparse direct method, the multifrontal method, for both the sequential and the parallel cases. Thus, optimal memory minimization algorithms have been proposed for the sequential case. Concerning the parallel case, we have introduced new scheduling strategies aiming at improving the memory behaviour of the method. After that, we extended these approaches to have a good performance while keeping a good memory behaviour. In addition, in the case where the data to be treated cannot fit into memory, out-of-core factorization schemes have to be designed. To be efficient, such approaches require to overlap I/O operations with computations and to reuse the data sets already in memory to reduce the amount of I/O operations. Therefore, another part of the work presented in this thesis concerns the design and the study of implicit out-of-core techniques well-adapted to the memory access pattern of the multifrontal method. These techniques are based on a modification of the standard paging policies of the operating system using a low-level tool (MMUM&MMUSSEL)

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Puma, Sébastien. "Optimisation des apprentissages : modèles et mesures de la charge cognitive." Thesis, Toulouse 2, 2016. http://www.theses.fr/2016TOU20058/document.

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Abstract:

La théorie de la charge cognitive (CLT) permet de décrire l’investissement des ressources cognitives lors d’apprentissages scolaires. Cependant, elle présente deux limites, théorique et méthodologique. D’un point de vue théorique, la CLT utilise des modèles de la mémoire de travail (MdT), pour décrire les ressources cognitives utilisées lors des apprentissages, qui ne prennent pas en compte les variations de l’utilisation des ressources cognitives au cours du temps. L’autre limite est méthodologique : non seulement elle ne propose pas de mesure de la charge cognitive qui soit fiable ou dynamique.Pour répondre à ces limites, nous proposons d’utiliser des mesures physiologiques et un nouveau modèle de la MdT, le modèle TBRS (Time Based Resource Sharing). Les mesures physiologiques permettent d’analyser les variations temporelles de la charge cognitive. Le modèle TBRS prend en compte l’allocation dynamique du focus attentionnel. L’objectif de ce travail de thèse est d’étudier l’apport des mesures physiologiques et du modèle TBRS à la CLT.Pour répondre à la question méthodologique, une première expérimentation a utilisé une épreuve du concours de l’École Nationale d’Aviation Civile, en enregistrant des mesures physiologiques. Ensuite, quatre expérimentations ont tenté de répondre à la question théorique, portant sur l’utilisation du modèle TBRS dans le cadre de la CLT. Elles ont commencé par deux réplications d’une étude princeps du modèle TBRS, utilisant des items pouvant être regroupés en chunks. Les deux expérimentations suivantes ont étendu ces résultats. Enfin, une sixième expérimentation a utilisé des mesures physiologiques pour étudier les variations de charge cognitive des participants lors d’un protocole similaire à celui des quatre expérimentations précédentes.Les résultats de ces six expérimentations montrent que le modèle TBRS et les mesures physiologiques sont non seulement compatibles avec la CLT mais qu’elles l’enrichissent
Learning allows you to gain the necessary knowledge to adapt to the world. Cognitive load theory takes into consideration cognitive resources invested during school learning. However, two main limitations can be identified: a theoretical one and a methodological one. From a theoretical perspective, CLT invoke working memory (WM) to describe the cognitive resources used during learning and these models do not take time into account. The other limit is related to methodology: CLT doesn’t offer measures of cognitive load either reliable or dynamic.Taking into consideration these limitations, we suggest the use of physiological measurement and a new WM model: the TBRS (Time Based Resource Sharing). Physiological measurement is a mean to analyze the temporal variations implied by the cognitive load while TBRS model takes the temporal variation of the attentional focus allocation into account. However, the TBRS has not yet been used with meaningful items, which could be gathered into chunks. Thus, the aim of the present work is to study the benefits of using physiological measurement and the TBRS model with CLT.To address the question of cognitive load measurement, a first experiment used a task included in the ENAC’s (École Nationale d’Aviation Civile) recruitment selection process. During the experiment, cerebral activity (EEG) and eye movements (Eye-tracking) were recorded. Another series of four experiments stressed the question of the use of the TBRS model in CLT. They began by replicating a previous study using the TBRS model (exp. 2 & 3), replacing items to be held in memory by items which could be chunked. The other two experiments extended these results. Finally a sixth experiment used physiological measures to assess cognitive load variations while participants performed a protocol similar to the previous experiments.Results from these six experiments show that TBRS model and physiological measurement are consistent with CLT and also complete its findings

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Ben, Fradj Hanene. "Optimisation de l'énergie dans une architecture mémoire multi-bancs pour des applications multi-tâches temps réel." Phd thesis, Université de Nice Sophia-Antipolis, 2006. http://tel.archives-ouvertes.fr/tel-00192473.

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Abstract:

De nombreuses techniques ont été développées pour réduire la consommation processeur considéré jusqu'à présent comme l'élément le plus gourmand en consommation. Avec l'évolution technologique et l'apparition de nouvelles applications toujours plus volumineuses en nombre de données, la surface de silicium dédiée aux unités de mémorisation ne cesse de croître. Les techniques d'optimisation ciblant uniquement le processeur peuvent alors être remises en cause avec cette nouvelle tendance. Certaines études montrent que la technique du DVS (Dynamic Voltage Scaling), la plus performante dans la réduction de la consommation processeur, augmente la consommation de la mémoire principale. Cette augmentation est la conséquence d'une part d'une co-activation plus longue de la mémoire avec le processeur et d'autre part de l'augmentation du nombre de préemptions par l'allongement des temps d'exécution des tâches. La solution proposée pour diminuer cet impact négatif du DVS sur la consommation mémoire est de diminuer la surface mémoire co-active. Une architecture mémoire multi-bancs, offrant la possibilité d'activer un seul banc à la fois et de mettre les autres bancs dans un mode faible consommation, est adoptée. Rechercher la configuration mémoire (nombre de bancs, taille de chaque banc) ainsi que l'allocation des tâches aux bancs constitue la contribution majeure de ces travaux. La modélisation de l'énergie consommée par une mémoire multi-bancs a permis d'identifier un nombre important de variables ainsi que leurs fortes dépendances. Cette tendance a rendu le problème difficile à résoudre. Une exploration exhaustive est premièrement développée afin d'évaluer l'impact de chaque paramètre sur la consommation totale de la mémoire. Bien que l'approche exhaustive permette de rendre la solution optimale, l'espace d'exploration augmente exponentiellement avec le nombre de tâches. Ce type de résolution reste intéressant s'il s'agit de l'employer hors ligne sur des applications à faible nombre de tâches. Une heuristique capable d'explorer un sous-espace potentiellement intéressant et de résoudre le problème en un temps polynomial a été développée dans un second temps. La complexité réduite de cette heuristique permet de l'employer en ligne pour effectuer des migrations dans le cas de systèmes à nombre de tâches dynamiques. Des expérimentations sur des applications de traitement de signal temps réel et une application multimédia (GSM et MPEG2) montrent des gains intéressants sur la consommation mémoire. La configuration mémoire obtenue par exploration exhaustive ou par la résolution heuristique couplée à un processeur muni d'une technique de DVFS permet d'augmenter le gain énergétique du système total.

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Demers, Vincent. "Optimisation des propriétés fonctionnelles des alliages à mémoire de forme suite à l'application de traitements thermomécaniques." Mémoire, École de technologie supérieure, 2009. http://espace.etsmtl.ca/36/1/DEMERS_Vincent.pdf.

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Abstract:

L'objectif de ce projet est de determiner les regimes de la mise en forme (conditions de laminage et temperature de traitement thermique) maximisant les proprietes fonctionnelles de I'alliage a memoire de forme Ti-Ni. Ce projet est divise en trois sujets qui sont traites chacun dans un article scientifique. Les materiaux utilises dans le cadre de ce projet sont les alliages Ti-50.0at.%Ni et Ti-50.26at.%Ni car ils presentent generalement I'effet memoire de forme a la temperature ambiante. Les echantillons sont produits par laminage a froid sous differentes conditions (e=0.25-2, FT=0.1-0.5ay, lubrifie ou non lubrifie) suivi de traitements thermiques (PDA=200-700°C). Les specimens sont par la suite caracterises par : la calorimetrie differentielle a balayage, la microscopic optique, les essais de traction isotherme, microdurete, generation de contrainte et de deformation recuperable. Ces differentes techniques de mesure ont permis d'obtenir les temperatures de transformation de phase martensitique, I'energie de cristallisation et de grossissement des grains, la quantite et la magnitude des microfissures induites pendant le laminage, les proprietes mecaniques et les proprietes fonctionnelles. Dans un premier temps, differents regimes de mise en forme ont ete appliques a I'alliage Ti- Ni et la caracterisation des proprietes thermomecaniques du materiau a ete effectuee. Cette etape du projet a servi a Tetablissement des conditions du laminage a froid et d'un traitement thermique permettant d'affiner sa structure (taille de grains) jusqu'a I'echelle nanometrique et ainsi de maximiser ces proprietes fonctionnelles. En contrepartie, les defauts de surface induits par le laminage severe n'ont pas permis de garantir une bonne repetitivite de ces mesures. Par la suite, I'optimisation de la technologic de laminage a froid d'un alliage Ti-Ni a ete realisee. Le reglage des differents parametres de laminage tels que le taux d'ecrouissage, la force de tension dans la bande et les conditions de lubrification ont permis de determiner la combinaison garantissant a la fois I'atteinte d'excellentes proprietes fonctionnelles et leur repetitivite. A cette etape du projet, les essais sont realises seulement pour un seul cycle, ce qui ne permettait pas d'appliquer les resultats obtenus aux applications demandant un nombre significatif de cycles de sollicitation thermomecanique. Finalcment, le cyclage thermomecanique (110 - 210 cycles) de la reprise de forme (libre et sous charge) et de la generation de contrainte a ete execute. Au meilleur des connaissances de I'auteur, ces essais procurent les toutes premieres donnees de fatigue thermomecanique pour les materiaux Ti-Ni nanostructures (cristallises a partir de I'etat amorphe) et completent les donnees existantes pour les materiaux microcristallins et a grains ultrafins pour un nombre de cycles superieur a N=100 cycles. V Au terme de ce travail, certaines conclusions ont pu etre formulees. Pour tous les niveaux de deformation a froid (e=0.25-2), la contrainte generee ainsi que la deformafion recuperable atteignent leurs valeurs maximales pour la meme temperature de traitement thermique qui varie entrc 350 et 400°C. De plus, 1'augmentation de la force de tension pendant le laminage diminue les forces de laminage ainsi que la difference entre I'epaisseur reelle du produit lamine et I'epaisseur voulue, mais augmente les longueurs moyenne et maximale des microfissures induites. Pour un cycle unique, I'utilisation d'un taux de travail a froid e=1.5 obtenu avec I'application d'une force de tension Fj = 0.lay ainsi que I'application d'une huile minerale a I'interface bande-rouleaux resulte en un echantillon droit, sans microfissure visible et qui apres un traitement thermique a 400°C, produit un materiau nanostructure qui manifeste des proprietes fonctionnelles presque deux fois plus grandes que le meme materiau ayant une stmcture polygonisee (e=0.25+400°C). Pour des cycles repetes, les memes conditions de laminage sont valables mais le taux de travail a froid optimal est situe entre e=0.75 et e=2, et depend particulierement du mode de sollicitation, du niveau de stabilisation et du nombre de cycles a la mpture requis par I'application.

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Eisenbeis, Christine. "Optimisation automatique de programmes sur "Array-Processors"." Paris 6, 1986. http://www.theses.fr/1986PA066181.

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Cabout, Thomas. "Optimisation technologique et caractérisation électrique de mémoires résistives OxRRAM pour applications basse consommation." Thesis, Aix-Marseille, 2014. http://www.theses.fr/2014AIXM4778/document.

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Abstract:

Aujourd'hui, le marché des mémoires non-volatile est dominé par la technologie Flash. Cependant, cette technologie est en passe d'atteindre ses limites de miniaturisation. Ainsi, dans le but de poursuivre la réduction des dimensions, de nouveaux concepts mémoires sont explorés. Parmi les technologies émergentes, la mémoire résistive OxRRAM basée sur la commutation de résistance d’une structure Métal/Isolant/Métal, cette technologie présente des performances prometteuses, supporte une réduction de ses dimensions critiques et offre une bonne compatibilité avec les filières CMOS. Toutefois, cette technologie mémoire n'en est qu'au stade du développement et se heurte à une compréhension que partielle des mécanismes de commutation de résistance.Ce travail de thèse s'intègre dans ce contexte et vise à apporter une contribution supplémentaire au développement de cette technologie. La première partie est consacrée à la sélection du meilleur couple électrodes/matériau actif. A l’aide d’une analyse des caractéristiques électriques de commutation, l’empilement TiNHfO2Ti est retenu pour être intégré dans une structure 1T1R. Une seconde partie présente la caractérisation électrique avancée de l’architecture mémoire 1T1R. L'influence des différents paramètres de programmation est analysée et les performances électriques sont évaluées. La dernière partie apporte des éléments d'analyse et de compréhension sur les mécanismes de commutation de résistance. La mesure, en fonction de la température, des caractéristiques électriques de commutation a permis d'analyser l'influence de la température et du champ électrique sur les mécanismes physiques à l'origine du changement de résistance
Today, non-volatile memory market is dominated by charge storage based technologies. However, this technology reaches his scaling limits and solutions to continue miniaturization meet important technological blocks. Thus, to continue scaling for advanced nodes, new non-volatile solutions are developed. Among them, oxide based resistive memories (OxRRAM) are intensively studied. Based on resistance switching of Metal/Isolator/Metal stack, this technology shows promising performances and scaling perspective but isn’t mature and still suffer from a lake of switching mechanism physical understanding.Results presented in this thesis aim to contribute to the development of OxRRAM technology. In a first part, an analysis of different materials constituting RRAM allow us to compare unipolar and bipolar switching modes and select the bipolar one that benefit from lower programming voltage and better performances. Then identified memory stack TiNHfO2Ti have been integrated in 1T1R structure in order to evaluate performances and limitation of this structure. Operating of 1T1R structure have been carefully studied and good endurance and retention performances are demonstrated. Finally, in the last part, thermal activation of switching characteristics have been studied in order to provide some understanding of the underling physical mechanisms. Reset operation is found to be triggered by local temperature while retention performances are dependent of Set temperature

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Dupuis, Xavier. "Contrôle optimal d'équations différentielles avec - ou sans - mémoire." Phd thesis, Ecole Polytechnique X, 2013. http://tel.archives-ouvertes.fr/tel-00914246.

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Abstract:

La thèse porte sur des problèmes de contrôle optimal où la dynamique est donnée par des équations différentielles avec mémoire. Pour ces problèmes d'optimisation, des conditions d'optimalité sont établies ; celles du second ordre constituent une part importante des résultats de la thèse. Dans le cas - sans mémoire - des équations différentielles ordinaires, les conditions d'optimalité standards sont renforcées en ne faisant intervenir que les multiplicateurs de Lagrange pour lesquels le principe de Pontryaguine est satisfait. Cette restriction à un sous-ensemble des multiplicateurs représente un défi dans l'établissement des conditions nécessaires et permet aux conditions suffisantes d'assurer l'optimalité locale dans un sens plus fort. Les conditions standards sont d'autre part étendues au cas - avec mémoire - des équations intégrales. Les contraintes pures sur l'état du problème précédent ont été conservées et nécessitent une étude spécifique à la dynamique intégrale. Une autre forme de mémoire dans l'équation d'état d'un problème de contrôle optimal provient d'un travail de modélisation avec l'optimisation thérapeutique comme application médicale en vue. La dynamique de populations de cellules cancéreuses sous l'action d'un traitement est ramenée à des équations différentielles à retards ; le comportement asymptotique en temps long du modèle structuré en âge est également étudié.

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Coativy, Gildas. "Optimisation des propriétés de mémoire de forme de l’amidon : rôle des procédés thermomécaniques et apport de l’introduction de nanocharges." Nantes, 2013. http://archive.bu.univ-nantes.fr/pollux/show.action?id=dd59b6e5-214f-4120-a9fc-fc73e3210d86.

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Abstract:

L’amidon amorphe possède des propriétés de mémoire de forme : une fois déformé à chaud puis refroidi, il peut recouvrer sa forme initiale lors du passage de la transition vitreuse par chauffage ou par absorption d’eau. L’objectif principal de ce travail était d’améliorer les performances mécaniques du matériau lors de la recouvrance de forme. Deux approches ont été étudiées : l’optimisation de la mise en forme du matériau à chaud et l’introduction de nanocharges lamellaires (montmorillonites) dans la matrice par extrusion bi-vis. Le développement de procédés modèles et de méthodes spécifiques de caractérisation, structurale et thermomécanique, a permis l’optimisation de l’élaboration des matériaux et une meilleure compréhension des mécanismes à l’origine de la mémoire de forme et de la contrainte de relaxation. Des composites contenant entre 1 et 10% de nanocharges ont été élaborés à l’aide d’un micromélangeur bi-vis permettant la simulation du procédé d’extrusion. Les meilleurs états de dispersion ont été obtenus sans ajout de surfactant, l’amidon cationique utilisé induisant une agrégation des nanocharges. Les bionanocomposites obtenus présentent une amélioration significative des performances mécaniques sans altération des propriétés de mémoire de forme et avec une amélioration de la contrainte de relaxation. Toutefois un ralentissement de la cinétique de recouvrance de forme est observé, qui pourrait être lié à une modification de la dynamique macromoléculaire en présence des nanocharges, détectée par calorimétrie et par analyse thermomécanique dynamique
Starch has shape memory properties: after hot forming and quenching, it is able to recover its initial shape by crossing the glass transition, by heating and/or by moisture uptake. The target of the present work is to improve the material’s thermomechanical performances during shape recovery. Two approaches were studied: the optimization of the hot forming process and the introduction of lamellar nanofillers (montmorillonites) in the matrix by twin screw extrusion. Model processes and specific structural and thermomechanical characterization methods allowed optimizing the elaboration process and allowed a better understanding of the shape memory and stress relaxation mechanisms. Composites containing 1 to 10% of nanofillers have been processed using a twin screw microcompounder allowing simulating the extrusion process. The best dispersion states were obtained without addition of a surfactant. Indeed, an aggregation of the nanoparticles was induced by the cationic starch used. The obtained bionanocomposites showed a significant increase of mechanical performances, without decrease of the shape memory properties and with an improvement of the relaxation stress. However, the shape relaxation kinetics appears to be slowed down. This could be related to a modification of the macromolecular dynamics observed in presence of the nanofiller by calorimetry and dynamic mechanical thermal analysis

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Beyler, Jean-Christophe. "Dynamic software memory access optimization : Dynamic low-cost reduction of memory latencies by binary analyses and transformations." Université Louis Pasteur (Strasbourg) (1971-2008), 2007. http://www.theses.fr/2007STR13171.

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Abstract:

Cette thèse se place dans le cadre du développement d'approches dynamiques permettant une maîtrise du comportement du couple logiciel/matériel en cours d'exécution. Plus particulièrement, les travaux présentés ici recouvrent l'objectif principal de minimisation des temps d'exécution sur une architecture mono ou multi-processeurs, par anticipation des accès mémoire des programmes via le préchargement des données utiles, et ce de manière entièrement transparente à l'utilisateur. Nous montrons qu'il est possible de concevoir un tel système dynamique d'une relative complexité et entièrement logiciel, c'est-à-dire qui ne repose sur aucune fonctionnalité spécifique de la machine d'exécution, qui est efficace pour de nombreux programmes et très peu pénalisant pour les autres. A notre connaissance, notre travail constitue une première proposition d'un système dynamique d'optimisation entièrement logiciel qui ne se base pas sur une interprétation du code binaire
This thesis concerns the development of dynamic approaches for the control of the hardware/software couple. More precisely, works presented here have the main goal of minimizing program execution times on mono or multi-processor architectures, by anticipating memory accesses through dynamic prefetch of useful data in cache memory and in a way that is entirely transparent to the user. The developed systems consist in a dynamic analysis phase, where memory access latencies are measured, a phase of binary optimizing transformations when they have been evaluated as efficient, and where data prefetching instructions are inserted into the binary code, a dynamic analysis phase of the optimizations efficiency, and finally a canceling phase for transformations that have been evaluated as inefficient. Every phase applies individually to every memory access, and eventually applies several times if memory accesses have behaviors that are varying during the execution time of the target software

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Béra, Clément. "Sista : a metacircular architecture for runtime optimisation persistence." Thesis, Lille 1, 2017. http://www.theses.fr/2017LIL10071/document.

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Abstract:

La plupart des langages de programmation de haut niveau s'exécutent sur une machine virtuelle (VM) pour être indépendant du hardware utilisé. Pour atteindre de hautes performances, la VM repose généralement sur un compilateur à la volée (JIT), qui spécule sur le comportement du programme basé sur ses premières exécutions pour générer à la volée du code machine efficace et accélérer l'exécution du programme. Étant donné que plusieurs exécutions sont nécessaires pour spéculer correctement sur le comportement du programme, une telle VM nécessite un certain temps au démarrage pour atteindre les performances maximales. Le JIT est habituellement compilé en code exécutable avec le reste de la VM avant sa première utilisation. La thèse propose Sista, une architecture pour un JIT, dans laquelle l'état optimisé de la VM peut être persisté entre plusieurs démarrages de la VM et le JIT s'exécute dans le même environnement d'exécution que le programme exécuté. Pour ce faire, le JIT est divisé en deux parties. Une partie est de haut niveau: elle effectue des optimisations spécifiques au langage de programmation exécuté par la VM et est méta-circulaire. Sans connaissances des détails de bas niveau, cette partie peut être lue, éditée et déboguée pendant le fonctionnement du programme en utilisant les outils de développement du langage de programmation exécuté par la VM. La deuxième partie est de bas niveau: elle effectue des optimisations spécifiques au hardware utilisé et est compilée en code exécutable, au sein de la VM, avant sa première utilisation. Les deux parties du JIT utilisent une représentation intermédiaire bien définie pour échanger le code à optimiser. Cette représentation est indépendante du hardware utilisé et peut être persistée entre plusieurs démarrages de la VM, ce qui permet à la VM d'atteindre rapidement les performances maximales. Pour valider l'architecture, la thèse inclus la description d'une implémentation utilisant Pharo Smalltalk et sa VM. L'implémentation est évaluée par rapport à différents indices de performance, incluant l'exécution de programme utilisés en entreprise et de petits programmes utilisés pour mesurer la performance d'aspects spécifiques de la VM. Le JIT est implémenté selon l'architecture proposée et permet d'exécuter le programme jusqu'à 5x plus vite que la VM en production aujourd'hui. En outre, les indices de performance montrent que les performances maximales peuvent être atteintes presque immédiatement après le démarrage de la VM si cette dernière peut réutiliser l'état optimisé d'une autre exécution
Most high-level programming languages run on top of a virtual machine (VM) to abstract away from the underlying hardware. To reach high-performance, the VM typically relies on an optimising just-in-time compiler (JIT), which speculates on the program behavior based on its first runs to generate at runtime efficient machine code and speed-up the program execution. As multiple runs are required to speculate correctly on the program behavior, such a VM requires a certain amount of time at start-up to reach peak performance. The optimising JIT itself is usually compiled ahead-of-time to executable code as part of the VM. The dissertation proposes Sista, an architecture for an optimising JIT, in which the optimised state of the VM can be persisted across multiple VM start-ups and the optimising JIT is running in the same runtime than the program executed. To do so, the optimising JIT is split in two parts. One part is high-level: it performs optimisations specific to the programming language run by the VM and is written in a metacircular style. Staying away from low-level details, this part can be read, edited and debugged while the program is running using the standard tool set of the programming language executed by the VM. The second part is low-level: it performs machine specific optimisations and is compiled ahead-of-time to executable code as part of the VM. The two parts of the JIT use a well-defined intermediate representation to share the code to optimise. This representation is machine-independent and can be persisted across multiple VM start-ups, allowing the VM to reach peak performance very quickly. To validate the architecture, the dissertation includes the description of an implementation on top of Pharo Smalltalk and its VM. The implementation is able to run a large set of benchmarks, from large application benchmarks provided by industrial users to micro-benchmarks used to measure the performance of specific code patterns. The optimising JIT is implemented according to the architecture proposed and shows significant speed-up (up to 5x) over the current production VM. In addition, large benchmarks show that peak performance can be reached almost immediately after VM start-up if the VM can reuse the optimised state persisted from another run

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Bastos, castro Marcio. "Optimisation de la performance des applications de mémoire transactionnelle sur des plates-formes multicoeurs : une approche basée sur l'apprentissage automatique." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00766983.

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Abstract:

Le concept de processeur multicœurs constitue le facteur dominant pour offrir des hautes performances aux applications parallèles. Afin de développer des applications parallèles capable de tirer profit de ces plate-formes, les développeurs doivent prendre en compte plusieurs aspects, allant de l'architecture aux caractéristiques propres à l'application. Dans ce contexte, la Mémoire Transactionnelle (Transactional Memory - TM) apparaît comme une alternative intéressante à la synchronisation basée sur les verrous pour ces plates-formes. Elle permet aux programmeurs d'écrire du code parallèle encapsulé dans des transactions, offrant des garanties comme l'atomicité et l'isolement. Lors de l'exécution, les opérations sont exécutées spéculativement et les conflits sont résolus par ré-exécution des transactions en conflit. Bien que le modèle de TM ait pour but de simplifier la programmation concurrente, les meilleures performances ne pourront être obtenues que si l'exécutif est capable de s'adapter aux caractéristiques des applications et de la plate-forme. Les contributions de cette thèse concernent l'analyse et l'amélioration des performances des applications basées sur la Mémoire Transactionnelle Logicielle (Software Transactional Memory - STM) pour des plates-formes multicœurs. Dans un premier temps, nous montrons que le modèle de TM et ses performances sont difficiles à analyser. Pour s'attaquer à ce problème, nous proposons un mécanisme de traçage générique et portable qui permet de récupérer des événements spécifiques à la TM afin de mieux analyser les performances des applications. Par exemple, les données tracées peuvent être utilisées pour détecter si l'application présente des points de contention ou si cette contention est répartie sur toute l'exécution. Notre approche peut être utilisée sur différentes applications et systèmes STM sans modifier leurs codes sources. Ensuite, nous abordons l'amélioration des performances des applications sur des plate-formes multicœurs. Nous soulignons que le placement des threads (thread mapping) est très important et peut améliorer considérablement les performances globales obtenues. Pour faire face à la grande diversité des applications, des systèmes STM et des plates-formes, nous proposons une approche basée sur l'Apprentissage Automatique (Machine Learning) pour prédire automatiquement les stratégies de placement de threads appropriées pour les applications de TM. Au cours d'une phase d'apprentissage préliminaire, nous construisons les profiles des applications s'exécutant sur différents systèmes STM pour obtenir un prédicteur. Nous utilisons ensuite ce prédicteur pour placer les threads de façon statique ou dynamique dans un système STM récent. Finalement, nous effectuons une évaluation expérimentale et nous montrons que l'approche statique est suffisamment précise et améliore les performances d'un ensemble d'applications d'un maximum de 18%. En ce qui concerne l'approche dynamique, nous montrons que l'on peut détecter des changements de phase d'exécution des applications composées des diverses charges de travail, en prévoyant une stratégie de placement appropriée pour chaque phase. Sur ces applications, nous avons obtenu des améliorations de performances d'un maximum de 31% par rapport à la meilleure stratégie statique.

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Castro, Márcio. "Optimisation de la performance des applications de mémoire transactionnelle sur des plates-formes multicoeurs : une approche basée sur l'apprentissage automatique." Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENM074/document.

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Abstract:

Le concept de processeur multicœurs constitue le facteur dominant pour offrir des hautes performances aux applications parallèles. Afin de développer des applications parallèles capable de tirer profit de ces plate-formes, les développeurs doivent prendre en compte plusieurs aspects, allant de l'architecture aux caractéristiques propres à l'application. Dans ce contexte, la Mémoire Transactionnelle (Transactional Memory – TM) apparaît comme une alternative intéressante à la synchronisation basée sur les verrous pour ces plates-formes. Elle permet aux programmeurs d'écrire du code parallèle encapsulé dans des transactions, offrant des garanties comme l'atomicité et l'isolement. Lors de l'exécution, les opérations sont exécutées spéculativement et les conflits sont résolus par ré-exécution des transactions en conflit. Bien que le modèle de TM ait pour but de simplifier la programmation concurrente, les meilleures performances ne pourront être obtenues que si l'exécutif est capable de s'adapter aux caractéristiques des applications et de la plate-forme. Les contributions de cette thèse concernent l'analyse et l'amélioration des performances des applications basées sur la Mémoire Transactionnelle Logicielle (Software Transactional Memory – STM) pour des plates-formes multicœurs. Dans un premier temps, nous montrons que le modèle de TM et ses performances sont difficiles à analyser. Pour s'attaquer à ce problème, nous proposons un mécanisme de traçage générique et portable qui permet de récupérer des événements spécifiques à la TM afin de mieux analyser les performances des applications. Par exemple, les données tracées peuvent être utilisées pour détecter si l'application présente des points de contention ou si cette contention est répartie sur toute l'exécution. Notre approche peut être utilisée sur différentes applications et systèmes STM sans modifier leurs codes sources. Ensuite, nous abordons l'amélioration des performances des applications sur des plate-formes multicœurs. Nous soulignons que le placement des threads (thread mapping) est très important et peut améliorer considérablement les performances globales obtenues. Pour faire face à la grande diversité des applications, des systèmes STM et des plates-formes, nous proposons une approche basée sur l'Apprentissage Automatique (Machine Learning) pour prédire automatiquement les stratégies de placement de threads appropriées pour les applications de TM. Au cours d'une phase d'apprentissage préliminaire, nous construisons les profiles des applications s'exécutant sur différents systèmes STM pour obtenir un prédicteur. Nous utilisons ensuite ce prédicteur pour placer les threads de façon statique ou dynamique dans un système STM récent. Finalement, nous effectuons une évaluation expérimentale et nous montrons que l'approche statique est suffisamment précise et améliore les performances d'un ensemble d'applications d'un maximum de 18%. En ce qui concerne l'approche dynamique, nous montrons que l'on peut détecter des changements de phase d'exécution des applications composées des diverses charges de travail, en prévoyant une stratégie de placement appropriée pour chaque phase. Sur ces applications, nous avons obtenu des améliorations de performances d'un maximum de 31% par rapport à la meilleure stratégie statique
Multicore processors are now a mainstream approach to deliver higher performance to parallel applications. In order to develop efficient parallel applications for those platforms, developers must take care of several aspects, ranging from the architectural to the application level. In this context, Transactional Memory (TM) appears as a programmer friendly alternative to traditional lock-based concurrency for those platforms. It allows programmers to write parallel code as transactions, which are guaranteed to execute atomically and in isolation regardless of eventual data races. At runtime, transactions are executed speculatively and conflicts are solved by re-executing conflicting transactions. Although TM intends to simplify concurrent programming, the best performance can only be obtained if the underlying runtime system matches the application and platform characteristics. The contributions of this thesis concern the analysis and improvement of the performance of TM applications based on Software Transactional Memory (STM) on multicore platforms. Firstly, we show that the TM model makes the performance analysis of TM applications a daunting task. To tackle this problem, we propose a generic and portable tracing mechanism that gathers specific TM events, allowing us to better understand the performances obtained. The traced data can be used, for instance, to discover if the TM application presents points of contention or if the contention is spread out over the whole execution. Our tracing mechanism can be used with different TM applications and STM systems without any changes in their original source codes. Secondly, we address the performance improvement of TM applications on multicores. We point out that thread mapping is very important for TM applications and it can considerably improve the global performances achieved. To deal with the large diversity of TM applications, STM systems and multicore platforms, we propose an approach based on Machine Learning to automatically predict suitable thread mapping strategies for TM applications. During a prior learning phase, we profile several TM applications running on different STM systems to construct a predictor. We then use the predictor to perform static or dynamic thread mapping in a state-of-the-art STM system, making it transparent to the users. Finally, we perform an experimental evaluation and we show that the static approach is fairly accurate and can improve the performance of a set of TM applications by up to 18%. Concerning the dynamic approach, we show that it can detect different phase changes during the execution of TM applications composed of diverse workloads, predicting thread mappings adapted for each phase. On those applications, we achieve performance improvements of up to 31% in comparison to the best static strategy

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Pinaud, Bruno. "Contribution à la visualisation des connaissances par des graphes dans une mémoire d'entreprise : application sur le serveur Atanor." Phd thesis, Université de Nantes, 2006. http://tel.archives-ouvertes.fr/tel-00335934.

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Abstract:

Le bon déroulement d'un processus de gestion des connaissances passe par l'utilisation de méthodes efficaces de visualisation qui permettent une compréhension aisée des différents modèles de connaissances utilisés. Les retours d'expériences avec le système de gestion des connaissances Atanor, qui est orienté vers le déploiement des connaissances dans un contexte opérationnel portant sur des systèmes complexes, ont montré que le modèle d'arbres actuellement utilisé pour la visualisation des modèles de connaissances n'est pas intuitif. Des redondances de sommets trop nombreuses peuvent entraîner des difficultés de lecture et cacher des caractéristiques importantes. Pour résoudre ces problèmes nous proposons le modèle Graph'Atanor qui est basé sur des graphes en niveaux.
Le passage au modèle de graphes pose le problème de sa représentation visuelle. Les tracés doivent rester lisibles et compréhensibles par les utilisateurs. Ceci se traduit notamment par le respect de critères esthétiques qui permettent de modéliser un problème d'optimisation combinatoire consistant à trouver un ordre optimal des sommets dans chaque niveau. Pour résoudre ce problème, nous avons développé un algorithme génétique qui possède deux particularités : deux opérateurs de croisements spécifiques et une hybridation par une recherche locale. Les expérimentations montrent que pour des graphes de taille standard, l'algorithme génétique donne de meilleurs résultats que les autres méthodes que nous connaissons. La comparaison des modèles de représentation des connaissances sur un exemple industriel montre qu'en plus de faciliter la lecture, Graph'Atanor permet de facilement suivre la trace des utilisateurs et de mettre en avant les sommets critiques.

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Roux, Olivier. "La Mémoire dans les algorithmes à colonie de fourmis : applications à l'optimisation et à la programmation automatique." Phd thesis, Littoral, 2001. http://www.theses.fr/2001DUNK0063.

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Abstract:

Dans ce mémoire, nous présentons les méta-heuristiques inspirées du comportement des fourmis lors de la recherche de nourriture, les OCF. Nous confrontons ces méthodes face aux principales méta-heuristiques connues. Pour cela, nous proposons de nous placer sous le point de vue de l'utilisation de la mémoire et nous présentons taxinomie qui étends celle des AMP. Nous proposons deux nouvelles adaptations du modèle des fourmis. La première est l'algorithme ANTabu, il s'agit d'une méthode hybride pour la résolution du PAQ. Il associe l'utilisation des fourmis artificielles et d'une méthode de recherche locale robuste : la recherche tabou. Le parallélisme intrinsèque des systèmes de fourmis nous a amené à développer un modèle parallèle pour ANTabu. Cette méthode intègre également une puissante fonction de diversification et l'utilisation de bornes qui lui permettent d'éviter d'être piégé au niveau d'optima locaux. La seconde application développée est AP, cet algorithme est l'adaptation du modèle de coopération des fourmis à la programmation automatique. Son mécanisme de fonctionnement est simple, puisque à chaque itération on crée une nouvelle population en utilisant l'information emmagasinée par la phéromone. L'intérêt de cette gestion de l'information est qu'elle n'utilise pas de mécanismes complexes. Nous présentons cette méthode face à l'algorithme de base tel que Koza l'a défini
This thesis presents meta-heuristic based on the behaviour of natural ants looking for food. These heuristics are known as Ants Colony Optimization or ACO. We propose to compare the ACO paradigm with other well-known heuristics with regards to the use of the memory. Then, we introduce two applications of the ACO algorithms. The first application, ANTabu is an ACO scheme for the QAP. ANTabu combines the ants' paradigm with a robust local search technique (Tabu search). A parallel model developed for ANTabu is introduced. The second application lies in the machine-learning field. This scheme called AP (Automatic Programming) applies the cooperative behaviour of ants to automatically buid programs. This method is then compared to the classical automatic generation of programs : Genetic Programming

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Campigotto, Romain. "Algorithmes d'approximation à mémoire limitée pour le traitement de grands graphes : le problème du Vertex Cover." Phd thesis, Université d'Evry-Val d'Essonne, 2011. http://tel.archives-ouvertes.fr/tel-00677774.

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Abstract:

Nous nous sommes intéressés à un problème d'optimisation sur des graphes (le Vertex Cover) dans un contexte de traitement bien particulier : celui des grandes instances de données. Nous avons défini pour cela un modèle de traitement basé sur des contraintes liées principalement à la quantité de mémoire limitée, modèle qui reprenait des propriétés issues de plusieurs modèles existants dans la littérature (online, streaming...). Nous avons étudié plusieurs algorithmes adaptés à ce modèle : nous avons analysé, tout d'abord de façon théorique, la qualité de leurs solutions ainsi que leurs complexités (en pire cas et en moyenne). Nous avons ensuite mené une étude expérimentale sur de très gros graphes.

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Bouzidi, Mohamed Chérif. "" Étude d'une Décharge à Barrière Diélectrique (DBD) homogène dans l'azote à pression atmosphérique : Effet mémoire et Optimisation du transfert de Puissance"." Phd thesis, Institut National Polytechnique de Toulouse - INPT, 2013. http://tel.archives-ouvertes.fr/tel-00925594.

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Abstract:

Ce travail s'inscrit dans le cadre du développement d'un procédé de traitement de surface par Décharge à Barrière Diélectrique (DBD) à pression atmosphérique. Une DBD est une source de plasma hors équilibre thermodynamique caractérisée par la présence d'au moins un diélectrique dans le passage du courant, permettant d'éviter la transition { l'arc. Le régime normal de fonctionnement d'une DBD est filamentaire : les répartitions spatiales et temporelles de l'énergie sont fortement inhomogènes, ce qui n'est pas compatible avec la réalisation d'un traitement de surface. Cependant, il est possible d'obtenir une décharge homogène (similaire { celles obtenues { basse pression) dans certaines conditions (excitation électrique, configuration d'électrodes, ...) mais uniquement { faible puissance. L'objectif de cette étude est d'une part d'améliorer le transfert de puissance dans la décharge et d'autre part de comprendre les mécanismes de transition du régime homogène au régime filamentaire. Dans le but d'améliorer le transfert de puissance, deux approches ont été explorées : l'influence du matériau diélectrique utilisé et le système d'alimentation, Nous avons, dans un premier temps, utilisé différents matériaux (alumine, titanate de baryum, ...) ayant des permittivités relatives allant de 6 à 380. Les résultats obtenus montrent que, dans la configuration utilisée, le paramètre important est la valeur globale de la capacité du diélectrique et non le type de matériau. Ainsi, une décharge homogène ne peut pas être obtenue avec des matériaux de forte permittivité relative qui, de fait, conduisent à des valeurs de capacité très élevées. Lorsque la capacité de la barrière diélectrique augmente, la charge dans le gaz est limitée et le domaine de fonctionnement en régime homogène est réduit. De plus, il apparaît que la modification de la valeur de la capacité du diélectrique ne permet pas d'accroître la puissance maximale pouvant être transférée { la décharge dans un régime homogène mais simplement d'optimiser un point de fonctionnement en termes de fréquence et d'amplitude de la tension appliquée. La seconde approche explorée consiste à utiliser une alimentation spécialement optimisée. A ce jour, l'alimentation généralement utilisée pour l'obtention de décharges homogènes fournie une tension sinusoïdale. Dans ce cas, la décharge est allumée pendant seulement une partie de la période. La solution pour améliorer le transfert de puissance consiste à imposer un courant constant durant la décharge et d'accroître sa durée d'allumage. Dans cette optique, une alimentation en courant carré a été développée et réalisée en collaboration avec X. Bonnin (équipe GENESYS du LAPLACE). Cette alimentation a permis d'accroître de manière très importante la puissance transférée { la décharge (maximum : 100 W/cm 3 ). Concernant la compréhension des mécanismes de transition du régime homogène au régime filamentaire, les études antérieures avaient montré qu'un effet mémoire, d'une décharge { la suivante, permet d'ensemencer le gaz en électrons germes et ainsi d'obtenir un claquage de type Townsend nécessaire { l'obtention d'une décharge homogène. L'hypothèse admise au début de cette thèse était que les états métastables { longue durée de vie N 2 (A 3  u + ) permettaient d'ensemencer le gaz en électrons germes par émission secondaire { la cathode. Cependant, ceci ne permet pas d'expliquer pourquoi l'ajout de quelques ppm de O 2 ou de N 2 O, qui détruisent très efficacement les N 2 (A 3  u + ), augmente la stabilité de la décharge. Des mesures de spectroscopie d'émission optique résolue spatialement et temporellement dans différents mélanges de gaz (N 2 , N 2 -O 2 , N 2 -NO) nous ont permis de montrer l'importance des N 2 (A 3  u + ) mais également de l'oxygène atomique O( 3 P) sur l'homogénéité de la décharge. Les métastables N 2 (A 3  u + ) peuvent être { l'origine de la création d'états excités de l'azote N( 2 P) qui par ionisation associative avec l'oxygène atomique O( 3 P) pourraient ensemencer le gaz en électrons. Cette hypothèse permet d'expliquer les comportements observés en azote mais également dans les différents mélanges de gaz étudiés.

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Carpov, Sergiu. "Ordonnancement pour la gestion de la mémoire et du préchargement dans les architectures multicoeurs embarquées." Phd thesis, Université de Technologie de Compiègne, 2011. http://tel.archives-ouvertes.fr/tel-00637066.

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Abstract:

Cette thèse est consacrée à l'étude de plusieurs problèmes d'optimisation combinatoire qui se présentent dans le domaine du calcul parallèle embarqué. En particulier, la gestion optimale de la mémoire et des problèmes d'ordonnancement pour les applications flot de données exécutées sur des processeurs massivement multicœurs sont étudiés. Deux techniques d'optimisation d'accès à la mémoire sont considérées : la réutilisation des données et le préchargement. La gestion des accès à la mémoire est déclinée en trois problèmes d'optimisation combinatoire. Dans le premier problème, une stratégie de préchargement pour les applications flot de données est étudiée, de façon à minimiser le temps d'exécution de l'application. Ce problème est modélisé comme un flow shop hybride sous contraintes de précédence, un problème \mathcal{NP}\text{-difficile} . Un algorithme de résolution heuristique avec deux bornes inférieures sont proposés afin de faire une estimation conservatrice, quoique suffisamment précise, de la distance à l'optimum des solutions obtenues. Le deuxième problème traite de l'exécution conditionnelle dépendante des données et de la gestion optimale du préchargement pour les structures de branchement. Quelques fonctions économiques, ainsi que des techniques de préchargement, sont examinées. Dans tous ces cas des algorithmes de résolution polynomiaux sont proposés. Le troisième problème consiste à ordonner un ensemble de tâches de façon à maximiser la réutilisation des données communes. Ce problème étant \mathcal{NP}\text{-difficile} , ce que nous avons établi, nous avons proposé deux algorithmes heuristiques. La distance à l'optimum des solutions est estimée en utilisant des solutions exactes. Ces dernières sont obtenues à l'aide d'une méthode branch-and-bound que nous avons proposée.

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Taillefer, Edith. "Méthodes d'optimisation d'ordre zéro avec mémoire en grande dimension : application à la compensation des aubes de compresseurs et de turbines." Toulouse 3, 2008. http://thesesups.ups-tlse.fr/205/.

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Abstract:

Cette thèse s'est déroulée en partenariat entre l'Institut de Mathématiques de Toulouse, où de nouvelles méthodes d'optimisation ont été introduites et Snecma, où elles ont été appliquées à l'optimisation de la compensation des aubes de turbomachines. Les méthodes d'optimisation d'ordre zéro ont connu un essor considérable ces dernières années en raison des difficultés posées par le calcul du gradient qui peut avoir un domaine de validité extrêmement réduit. Deux outils généraux d'optimisation d'ordre zéro avec mémoire en grande dimension sont proposés. L'idée de base consiste à exploiter toutes les évaluations de la fonction coût générées au cours du processus d'optimisation afin de créer un modèle approché. La génération d'un nouveau point doit tenir compte d'un double objectif : se rapprocher du point optimum et assurer une bonne approximation de la fonction coût à l'étape suivante. Parmi toutes les techniques d'approximation classiques, nous avons considéré pour cette étude, uniquement celles assurant l'approximation d'une constante avec précision. En effet, si ce critère n'est pas satisfait, des minima locaux sans rapport avec le problème physique peuvent apparaître. Pour cette raison, nous avons alors retenu seulement deux méthodes : les réseaux neuronaux et les sparse grid. Cette dernière méthode émergente ouvre de nouvelles perspectives dans différents domaines scientifiques en raison de son caractère hiérarchique et adaptatif. L'efficacité de ces deux techniques est démontrée sur des fonctions analytiques, puis validée sur le problème industriel de la compensation
This thesis presents the result of collaboration between Snecma and IMT (Institut de Mathématiques de Toulouse). New efficient optimisation methods have been developed in IMT and then applied on blade design at Technical Department of Snecma. In many industrial applications, the gradient of a cost function is not available and if it is available, its domain of validity is very restricted. This led to the recent development of numerous zero order optimisation methods. Two numerical tools for large dimension optimisation without derivative computation are discussed here. The main idea is to use the cost function evaluations, which are performed during the optimisation process, to build a surrogate model. Addition of a new point during the optimisation process must reach a double target: progress towards the optimum and improve the approximation of the cost function for the next step. Among all approximation techniques, we focus here on those which catch easily constant behaviour. As a matter of fact, other methods introduce false local minima. Consequently we focus on two methods: neural networks and sparse grids. Especially sparse grid is a new promising way for various scientific topics thanks to its adaptative and hierarchical properties. Efficiency of these methods is proved on analytical functions and confirmed on industrial cases and especially for bend momentum balance of compressor and turbine blades

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Assif, Safa. "Fiabilité et optimisation des structures mécaniques à paramètres incertains : application aux cartes électroniques." Phd thesis, INSA de Rouen, 2013. http://tel.archives-ouvertes.fr/tel-00950354.

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Abstract:

L'objectif principal de cette thèse est l'étude de la fiabilité des cartes électroniques. Ces cartes sont utilisées dans plusieurs domaines, tels que l'industrie automobile, l'aéronautique, les télécommunications, le secteur médical, ..., etc. Elles assurent toutes les fonctions nécessaires au bon fonctionnement d'un système électronique. Les cartes électroniques subissent diverses sollicitations (mécaniques, électriques et thermiques) durant la manipulation et la mise en service. Ces sollicitations sont dues aux chutes, aux vibrations et aux variations de température. Elles peuvent causer la rupture des joints de brasage des composants électroniques. Cette rupture entraine la défaillance du système électronique complet. Les objectifs de ce travail sont: - Développer un modèle numérique pour la simulation du drop-test d'une carte électronique ; - Prédire la durée de vie en fatigue des joints de brasure en tenant compte des incertitudes des diverses variables ; - Développer une méthode d'optimisation fiabiliste pour déterminer la géométrie optimale qui assure un niveau cible de fiabilité d'une carte électronique ; - Application d'une nouvelle méthode hybride d'optimisation pour déterminer la géométrie optimale d'une carte électronique et d'un joint de brasure. Cette thèse a donné lieu à deux publications dans une revue indexée, et deux projets de publication et quatre communications dans des manifestations internationales.

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Tillie, Luc. "Etude et optimisation de la stabilité thermique et de la tenue en température de P-STT-MRAM pour des applications industrielles." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT133.

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Abstract:

Avec la quantité d’information augmentant drastiquement depuis les dernières décennies, le besoin pour de nouvelles solutions technologiques grandit. Une des réponses à ce problème consiste à améliorer les composants actuels avec des Mémoires Non-Volatiles émergentes. Parmi ces nouvelles solutions, les Mémoires vives Magnétiques (MRAM) attirent l’attention de l’industrie. Avec leurs supposée endurance illimitée, haute vitesse d’écriture et de lecture, opérations à basse tension et grande rétention d’information à température ambiante, les MRAM, particulièrement les MRAM Perpendiculaires à Couple de Transfert de Spin (P-STT-MRAM), sont vus comme l’un des meilleurs candidats au remplacement des SRAM, DRAM et Flash embarquée. Pour être utilisées dans des applications industrielles, les P-STT-MRAM doivent répondre à un large panel de requis en terme de rétention d’information (ex :10 ans) et une température de fonctionnement élevée (plus de 200°C). Cependant, puisque mesurer une grande rétention d’information n’est pas pratique, des solutions doivent être trouvées pour l’extraire rapidement. Ce manuscrit propose et compare différentes méthodes d’extraction du facteur de stabilité thermique pour P-STT-MRAM. La plus adaptée est utilisée pour modéliser le comportement en température et en taille de ce facteur. Ensuite, les limites en température des P-STT-MRAM sont caractérisées et différentes options de couche de stockage sont associées aux applications industrielles. Pour finir, la dépendance des paramètres électriques avec un champs magnétique externe est étudiée et un capteur magnétique linéaire basé sur une mémoire P-STT-MRAM est proposé
With the amount of data increasing drastically during the last few decades, the need for new technological solutions rose. One of the answers to this problem consists in improving the actual hardware with emerging Non-Volatile Memories (e-NVM). Within these new solutions, the Magnetic Random Access Memory (MRAM) gains a lot of attention from the industrial market. With their supposed unlimited endurance, high speed switching, low voltage operations and high data retention at room temperature, the MRAM, especially the Perpendicular Spin Transfer Torque MRAM (P-STT-MRAM), is seen as one of the best contenders for DRAM, SRAM and embedded Flash replacement. To be used in industrial applications, the P-STT-MRAM has to answer to a large range of requirements in terms of data retention (e.g 10 years) and high operating temperature (more than 200°C). However, as measuring high data retention is not practical, solutions have to be found to extract it fastly. This manuscript will propose and compare different thermal stability factor extraction protocols for P-STTMRAM. The most adapted will be used to model the temperature and size dependence of this factor. Then, the temperature limits of P-STT-MRAM will be characterized and different flavours of storage layers will be match with industrial applications. Finally, the electrical parameters dependence with an external magnetic field will be studied and a linear magnetic sensor based on a P-STT-MRAM device will be proposed

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Idrissi, Aouad Maha. "Conception d'algorithmes hybrides pour l'optimisation de l'énergie mémoire dans les systèmes embarqués et de fonctions multimodales." Thesis, Nancy 1, 2011. http://www.theses.fr/2011NAN10029/document.

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Abstract:

La mémoire est considérée comme étant gloutonne en consommation d'énergie, un problème sensible, particulièrement dans les systèmes embarqués. L'optimisation globale de fonctions multimodales est également un problème délicat à résoudre du fait de la grande quantité d'optima locaux de ces fonctions. Dans ce mémoire, je présente différents nouveaux algorithmes hybrides et distribués afin de résoudre ces deux problèmes d'optimisation. Ces algorithmes sont comparés avec les méthodes classiques utilisées dans la littérature et les résultats obtenus sont encourageants. En effet, ces résultats montrent une réduction de la consommation d'énergie en mémoire d'environ 76% jusqu'à plus de 98% sur nos programmes tests, d'une part. D'autre part, dans le cas de l'optimisation globale de fonctions multimodales, nos algorithmes hybrides convergent plus souvent vers la solution optimale globale. Des versions distribuées et coopératives de ces nouveaux algorithmes hybrides sont également proposées. Elles sont, par ailleurs, plus rapides que leurs versions séquentielles respectives
Résumé en anglais : Memory is considered to be greedy in energy consumption, a sensitive issue, especially in embedded systems. The global optimization of multimodal functions is also a difficult problem because of the large number of local optima of these functions. In this thesis report, I present various new hybrid and distributed algorithms to solve these two optimization problems. These algorithms are compared with conventional methods used in the literature and the results obtained are encouraging. Indeed, these results show a reduction in memory energy consumption by about 76% to more than 98% on our benchmarks on one hand. On the other hand, in the case of global optimization of multimodal functions, our hybrid algorithms converge more often to the global optimum solution. Distributed and cooperative versions of these new hybrid algorithms are also proposed. They are more faster than their respective sequential versions

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Saadane, Sofiane. "Algorithmes stochastiques pour l'apprentissage, l'optimisation et l'approximation du régime stationnaire." Thesis, Toulouse 3, 2016. http://www.theses.fr/2016TOU30203/document.

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Abstract:

Dans cette thèse, nous étudions des thématiques autour des algorithmes stochastiques et c'est pour cette raison que nous débuterons ce manuscrit par des éléments généraux sur ces algorithmes en donnant des résultats historiques pour poser les bases de nos travaux. Ensuite, nous étudierons un algorithme de bandit issu des travaux de N arendra et Shapiro dont l'objectif est de déterminer parmi un choix de plusieurs sources laquelle profite le plus à l'utilisateur en évitant toutefois de passer trop de temps à tester celles qui sont moins performantes. Notre but est dans un premier temps de comprendre les faiblesses structurelles de cet algorithme pour ensuite proposer une procédure optimale pour une quantité qui mesure les performances d'un algorithme de bandit, le regret. Dans nos résultats, nous proposerons un algorithme appelé NS sur-pénalisé qui permet d'obtenir une borne de regret optimale au sens minimax au travers d'une étude fine de l'algorithme stochastique sous-jacent à cette procédure. Un second travail sera de donner des vitesses de convergence pour le processus apparaissant dans l'étude de la convergence en loi de l'algorithme NS sur-pénalisé. La particularité de l'algorithme est qu'il ne converge pas en loi vers une diffusion comme la plupart des algorithmes stochastiques mais vers un processus à sauts non-diffusif ce qui rend l'étude de la convergence à l'équilibre plus technique. Nous emploierons une technique de couplage afin d'étudier cette convergence. Le second travail de cette thèse s'inscrit dans le cadre de l'optimisation d'une fonction au moyen d'un algorithme stochastique. Nous étudierons une version stochastique de l'algorithme déterministe de boule pesante avec amortissement. La particularité de cet algorithme est d'être articulé autour d'une dynamique qui utilise une moyennisation sur tout le passé de sa trajectoire. La procédure fait appelle à une fonction dite de mémoire qui, selon les formes qu'elle prend, offre des comportements intéressants. Dans notre étude, nous verrons que deux types de mémoire sont pertinents : les mémoires exponentielles et polynomiales. Nous établirons pour commencer des résultats de convergence dans le cas général où la fonction à minimiser est non-convexe. Dans le cas de fonctions fortement convexes, nous obtenons des vitesses de convergence optimales en un sens que nous définirons. Enfin, l'étude se termine par un résultat de convergence en loi du processus après une bonne renormalisation. La troisième partie s'articule autour des algorithmes de McKean-Vlasov qui furent introduit par Anatoly Vlasov et étudié, pour la première fois, par Henry McKean dans l'optique de la modélisation de la loi de distribution du plasma. Notre objectif est de proposer un algorithme stochastique capable d'approcher la mesure invariante du processus. Les méthodes pour approcher une mesure invariante sont connues dans le cas des diffusions et de certains autre processus mais ici la particularité du processus de McKean-Vlasov est de ne pas être une diffusion linéaire. En effet, le processus a de la mémoire comme les processus de boule pesante. De ce fait, il nous faudra développer une méthode alternative pour contourner ce problème. Nous aurons besoin d'introduire la notion de pseudo-trajectoires afin de proposer une procédure efficace
In this thesis, we are studying severa! stochastic algorithms with different purposes and this is why we will start this manuscript by giving historicals results to define the framework of our work. Then, we will study a bandit algorithm due to the work of Narendra and Shapiro whose objectif was to determine among a choice of severa! sources which one is the most profitable without spending too much times on the wrong orres. Our goal is to understand the weakness of this algorithm in order to propose an optimal procedure for a quantity measuring the performance of a bandit algorithm, the regret. In our results, we will propose an algorithm called NS over-penalized which allows to obtain a minimax regret bound. A second work will be to understand the convergence in law of this process. The particularity of the algorith is that it converges in law toward a non-diffusive process which makes the study more intricate than the standard case. We will use coupling techniques to study this process and propose rates of convergence. The second work of this thesis falls in the scope of optimization of a function using a stochastic algorithm. We will study a stochastic version of the so-called heavy bali method with friction. The particularity of the algorithm is that its dynamics is based on the ali past of the trajectory. The procedure relies on a memory term which dictates the behavior of the procedure by the form it takes. In our framework, two types of memory will investigated : polynomial and exponential. We will start with general convergence results in the non-convex case. In the case of strongly convex functions, we will provide upper-bounds for the rate of convergence. Finally, a convergence in law result is given in the case of exponential memory. The third part is about the McKean-Vlasov equations which were first introduced by Anatoly Vlasov and first studied by Henry McKean in order to mode! the distribution function of plasma. Our objective is to propose a stochastic algorithm to approach the invariant distribution of the McKean Vlasov equation. Methods in the case of diffusion processes (and sorne more general pro cesses) are known but the particularity of McKean Vlasov process is that it is strongly non-linear. Thus, we will have to develop an alternative approach. We will introduce the notion of asymptotic pseudotrajectory in odrer to get an efficient procedure

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Devarenne, Isabelle. "Etudes en recherche locale adaptative pour l'optimisation combinatoire." Besançon, 2007. http://www.theses.fr/2007BESA2012.

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Abstract:

Toutes les méthodes d'optimisation ont des paramètres internes qui prennent une part prépondérante dans leurs performances. La difficulté pour les utilisateurs est de trouver un bon réglage pour chaque problème. Depuis quelques années une part importante de la recherche en optimisation combinatoire porte sur la conception de méthodes adaptives. L'objectif de cette démarche est de définir les procédés qui tentent d'adapter dynamiquement le paramétrage des méthodes en fonction du problème. Dans ce contexte, cette thèse porte sur les mécanismes de mémoire et d'adaptation dans le but de mettre au point une méthode de Recherche Locale Adapative (RLA) combinant des mécanismes d'extension et de restriction du voisinage. L'extension du voisinage est définie par une procédure de détection de blocage de la recherche en étudiant l'historique des choix effectués par la méthode afin d'intervenir sur son comportement. Le mécanisme de restriction quant à lui est basé sur l'utilisation d'une liste Tabou à paramétrage adaptatif pour gérer l'accès aux variables. La méthode ainsi obtenue a été appliquée à deux problèmes : un problème académique, la k-coloration de graphes, et un problème réel, l'affectation de fréquences en réseaux de radiocommunications. Plusieurs variantes de RLA ont élé développées et comparées à des résultats publics sur les deux problèmes
All optimization methods have internal parameters that influenced their performance. The challenge for users is to find a good adjustment for each problem. In recent years an important part of research in combinatorial optimization focuses on the conception of adaptive methods. The objective of the approach is to define processes that attempt to adapt dynamically parameters of methods according to each problem. In this context, this thesis focuses on the mechanisms of memory and adaptation in order to develop an Adaptative Local Search (ALS) method combining mechanisms of extension and restriction of the neighborhood. The neighborhood extension is defined as a procedure which detect blockage during the search by studying the historic of the choices made by the method in order to intervene on his behavior. The restriction mechanism is based on the use of an adaptative tabu list to manage access to the variables. The resulting method has been applied to two problems: an academic problem, graph k-coloring problem, and a real problem, the frequency allocation in radio networks. Several variants of ALS were developed and compared to public results on the two issues

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Zaourar, Lilia Koutchoukali. "Recherche opérationnelle et optimisation pour la conception testable de circuits intégrés complexes." Grenoble, 2010. http://www.theses.fr/2010GRENM055.

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Abstract:

Le travail de cette thèse est à l'interface des dom aines de la recherche opérationnelle et de la micro -électronique. Il traite de l'utilisation des techniques d'optimisation combinatoire pour la DFT (Design For Test) des Circuits Intégrés (CI). Avec la croissance rapide et la complexité des CI actuels, la qualité ainsi que le coût du test sont devenus des paramètres importants dans l'industrie des semi-conducteurs. Afin de s'assurer du bon fonctionnement du CI, l'étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d'un CI. Pour répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d'éventuels défauts. Pour cela, il devient incontournable d'appréhender la phase de test dès les étapes de conception du CI. Dans ce contexte, la conception testable plus connue sous l'appellation DFT vise à améliorer la testabilité des CI. Plusieurs problèmes d'optimisation et d'aide à la décision découlent de la micro-électronique. La plupart de ces travaux traitent des problèmes d'optimisation combinatoire pour le placement et routage des circuits. Nos travaux de recherche sont à un niveau de conception plus amont, la DFT en présynthèse au niveau transfert de registres ou RTL (Register Transfer Level). Cette thèse se découpe en trois parties. Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de test des CI. La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés dans cette partie. Dans la deuxième partie, nous nous intéressons au problème de l'optimisation de l'insertion des chaîne s de scan. A l'heure actuelle, le "scan interne" est une des techniques d'amélioration de testabilité ou de DFT les plus largement adoptées pour les circuits intégrés numériques. Il s'agit de chaîner les éléments mémoires ou bascules du circuit de sorte à former des chaînes de scan qui seront considérées pendant la phase de test comme points de contrôle et d'observation de la logique interne du circuit. L'objectif de notre travail est de développer des algorithmes permettant de générer pour un CI donné et dès le niveau RTL des chaînes de scan optimales en termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes dans un graphe pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de chaînes hamiltoniennes de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up DeFacTo Technologies. La troisième partie s'intéresse au problème de partage de blocs BIST (Built In Self Test) pour le test des mémoires. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types et tailles, ainsi que des règles de partage des colliers en série et en parallèle, il s'agit d'identifier des solutions au problème en associant à chaque mémoire un collier. La solution obtenue doit minimiser à la fois la surface, la consommation en puissance et le temps de test du CI. Pour résoudre ce problème, nous avons conçu un prototype nommé Memory BIST Optimizer (MBO). Il est constitué de deux phases de résolution et d'une phase de validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des règles de partage et d'abstraction des technologies utilisées. La deuxième phase utilise les algorithmes génétiques pour l'optimisation multi-objectifs afin d'obtenir un ensemble de solutions non dominées. Enfin, la validation permet de vérifier que la solution fournie est valide. De plus, elle affiche l'ensemble des solutions à travers une interface graphique ou textuelle. Cela permet à l'utilisateur de choisir la solution qui lui correspond le mieux. Actuellement, l'outil MBO est intégré dans un flot d'outils à ST-microelectronics pour une utilisation par ses clients
This thesis is a research contribution interfacing operations research and microelectronics. It considers the use of combinatorial optimization techniques for DFT (Design For Test) of Integrated Circuits (IC). With the growing complexity of current IC both quality and cost during manufacturing testing have become important parameters in the semiconductor industry. To ensure proper functioning of the IC, the testing step is more than ever a crucial and difficult step in the overall IC manufacturing process. To answer market requirements, chip testing should be fast and effective in uncovering defects. For this, it becomes essential to apprehend the test phase from the design steps of IC. In this context, DFT techniques and methodologies aim at improving the testability of IC. In previous research works, several problems of optimization and decision making were derived from the micro- electronics domain. Most of previous research contributions dealt with problems of combinatorial optimization for placement and routing during IC design. In this thesis, a higher design level is considered where the DFT problem is analyzed at the Register Transfer Level (RTL) before the logic synthesis process starts. This thesis is structured into three parts. In the first part, preliminaries and basic concepts of operations research, IC design and manufacturing are introduced. Next, both our approach and the solution tools which are used in the rest of this work are presented. In the second part, the problem of optimizing the insertion of scan chains is considered. Currently, " internal scan" is a widely adopted DFT technique for sequential digital designs where the design flip-flops are connected into a daisy chain manner with a full controllability and observability from primary inputs and outputs. In this part of the research work, different algorithms are developed to provide an automated and optimal solution during the generation of an RTL scan architecture where several parameters are considered: area, test time and power consumption in full compliance with functional performance. This problem has been modelled as the search for short chains in a weighted graph. The solution methods used are based on finding minimal length Hamiltonian chains. This work was accomplished in collaboration with DeFacTo Technologies, an EDA start-up close to Grenoble. The third part deals with the problem of sharing BIST (Built In Self Test) blocks for testing memories. The problem can be formulated as follows: given the memories with various types and sizes, and sharing rules for series and parallel wrappers, we have to identify solutions to the problem by associating a wrapper with each memory. The solution should minimize the surface, the power consumption and test time of IC. To solve this problem, we designed a prototype called Memory BIST Optimizer (MBO). It consists of two steps of resolution and a validation phase. The first step creates groups of compatibility in accordance with the rules of abstraction and sharing that depend on technologies. The second phase uses genetic algorithms for multi-objective optimization in order to obtain a set of non dominated solutions. Finally, the validation verifies that the solution provided is valid. In addition, it displays all solutions through a graphical or textual interface. This allows the user to choose the solution that fits best. The tool MBO is currently integrated into an industrial flow within ST-microelectronics

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Alonso, Thierry. "Caractérisation par essais DMA et optimisation du comportement thermomécanique de fils de NiTi - Application à une aiguille médicale déformable." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAI028/document.

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Abstract:

De nombreux gestes médicaux utilisent des aiguilles. Il est proposé une solution de principe pour contrôler la trajectoire d’une aiguille lors son insertion. Ce contrôle de trajectoire permet d’éviter des obstacles et atteindre une cible avec plus de précision. La solution de principe proposée repose sur l’utilisation des alliages à mémoires de forme de type Nickel-Titane (NiTi) et des traitements thermiques localisés. Une méthode expérimentale originale pour caractériser les alliages NiTi est développée. Cette méthode repose sur l’utilisation d’un dispositif expérimental permettant de faire des mesures et analyses mécaniques dynamiques (DMA) lors d’un essai de traction ou au cours d’un balayage en température sous contrainte. Ces mesures DMA ont permis de détecter les nombreux phénomènes présents dans ces alliages : élasticité, transformation de phase, réorientation,localisation, plasticité. Les résultats des mesures effectuées sur un fil commercial de NiTi sont présentés et analysés. L’analyse de l’évolution du module de conservation a permis de mettre en évidence les différentes séquences de transformation et de définir les domaines d’existence des phases en fonction de la contrainte et de la température. Des valeurs de modules d’élasticité de l’austénite, de la martensite et de la phase R sont proposées. Enfin,des modèles d’évolution du module de conservation lors d’un essai de traction et d’un balayage en température sous contrainte sont proposés. Une dernière partie concerne l’étude des effets des traitements thermiques sur un fil NiTi étiré à froid. Une gamme de traitements thermiques a été réalisée sur un fil NiTi. Les propriétés thermomécaniques ont été investiguées à la fois par des essais de traction isothermes et des mesures DMA en balayage en température sous contrainte
Many medical procedures use needles. A solution is proposed to control and modifyneedle trajectory during its insertion. This steerable needle must be able to avoid anobstacle and reach the target with more accuracy. The solution uses Nickel Titanium(NiTi) shape memory alloy. A new experimental method is proposed to characterize NiTiwires. This method is based on experimental device wich allows to perform DynamicMechanical Analysis (DMA) during a tensile test or during a temperature sweep understress. DMA measurements can detect many phenomena : elasticity, phase transformation,reorientation, plasticity. Results for a commercial NiTi wire are presented and analyzed.Storage modulus evolution analysis shows multistage phase transformations for which thestress-temperature diagram has been established. Values of elastic modulus are determinedfor austenite, martensite and R phase. Estimation models are proposed to determinestorage modulus evolution during tensile test with DMA and temperature sweep understress with DMA. The last part of this work studies the effect of heat treatment on acold worked Niti wire. A range of heat treatments was performed. Thermomechanicaltreatment effects were investigated both with tensile tests and temperature sweeps understress with DMA

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Ahmad, Mumtaz. "Stratégies d'optimisation de la mémoire pour le calcul d'applications linéaires et l'indexation de document partagés." Phd thesis, Université Henri Poincaré - Nancy I, 2011. http://tel.archives-ouvertes.fr/tel-00641866.

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Abstract:

Cette thèse vise à développer des stratégies permettant d'augmenter la puissance du calcul séquentiel et des systèmes distribués, elle traite en particulier, la décomposition séquentielle des opérations ainsi que des systèmes d'édition collaboratifs décentralisés. La croissance rapide de l'utilisation des nouvelles technologies informatiques résulte de la nécessité d'avoir des performances élevées, dans tout domaine lié au calcul informatique. Une telle quête de performances a abouti à une plus grande complexité dans les architectures informatiques, conduisant à un stress non négligeable dans la technologie des compilateurs. De puissants microprocesseurs se trouvent au cœur de toute machine informatique, allant des serveurs et ordinateurs personnels, aux ordinateurs portables, jusqu'aux téléphones cellulaires " iPhone ". En effet, l'augmentation incessante des performances constitue un défi permanent dans les sciences informatiques. Par ailleurs, le développement rapide des réseaux informatiques a conduit à un progrès vers une édition collaborative en temps réel (RCE). Cette dernière permet à des groupes d'utilisateurs l'édition simultanée de documents partagés résidant dans des sites physiques dispersés, mais interconnectés par un réseau informatique. Dans de tels systèmes distribués, les conflits liés aux communications sont un défi à relever. De ce fait, la communication indexée devient une nécessité absolue. Nous introduisons, une méthode d'indexage avec précision contrôlée. Celle-ci permet la génération d'identifiants uniques utilisés dans l'indexage des communications dans les systèmes distribués, plus particulièrement dans les systèmes d'édition collaboratifs décentralisés. Ces identifiants sont des nombres réels avec un motif de précision contrôlé. Un ensemble fini d'identifiants est conservé pour permettre le calcul de cardinalités locales et globales. Cette propriété joue un rôle prépondérant dans la gestion des communications indexées. De plus, d'autres propriétés incluant la préservation de l'ordre sont observées. La méthode d'indexage a été testée et vérifiée avec succès. Ceci a permis la conception d'un système d'édition collaboratif décentralisé. Aussi, nous explorons les stratégies existantes, relatives a la décomposition séquentielle d'opérations, que nous étendons à de nouvelles stratégies. Ces stratégies mènent à une optimisation (processeur, compilateur, mémoire, code). Ces styles de décomposition portent un intérêt majeur à la communauté scientifique. Des recherches et des implémentations de plus en plus rapides résultent de la conception d'unité arithmétique.

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Jacquemoud-Collet, Fanny. "Etiquette RFID bas coût sur support papier : optimisation du procédé industriel innovant / intégration d’une fonctionnalité capteur." Electronic Thesis or Diss., Montpellier 2, 2014. http://www.theses.fr/2014MON20194.

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Abstract:

La RFID, pour Identification par Radio Fréquence, s'est considérablement développée depuis quelques années devenant un mode d'identification et de traçabilité incontournable. Les acteurs du marché sont nombreux et parmi eux, Tageos, société Montpelliéraine, a mis en place dès 2008 un procédé innovant de fabrication de l'étiquette RFID sur papier, économique et écologique. Cependant, même si les performances obtenues lors d'un précédent travail (Thèse C. Ramade 2008-2011) ont été suffisantes pour permettre la production de masse, elles ne sont pas optimales notamment vis-à-vis des résultats établis en laboratoire. C'est dans ce cadre-là que se positionne ce travail de thèse qui s'est réalisé toujours en étroite collaboration entre l'Institut d’Électronique du Sud et la société TAGEOS S.A.S. Nos efforts se sont focalisés : sur l'optimisation du processus de réalisation d'antenne RFID en travaillant sur l'analyse, les méthodes ou protocoles et les moyens techniques sur la préparation du substrat papier, sur des solutions alternatives et complémentaires de réalisation d'antenne RFID et de collage de la puce RFID et sur la fiabilisation et la qualité des produits finis. Par ailleurs, dans ce travail nous avons également démontré la valorisation de notre tag RFID bas coût par l'intégration d'un capteur et de sa fonctionnalité. Le processus de réalisation industriel d'un tel tag est abordé en tenant compte de celui de TAGEOS
The RFID, for Radio Frequency Identification, has grown considerably in recent years become an essential mode of traceability and identification. Market players are numerous and among them, Tageos (Montpellier, France) established since 2008 an innovative process for manufacturing the RFID tag on paper, economic and ecologic. However, even if the performances obtained during a previous work (Thesis C. Ramade 2008-2011) were sufficient to allow mass production, they are not optimal in particular with respect to the established results in laboratory. It is in this context that ranks this work which is always carried out in close collaboration between the Institute of Electronics of South and TAGEOS company S.A.S. Our efforts were focused : on process optimization of realization of RFID antenna working on the analysis, methods or protocols and technical resources on the preparation of the paper substrate, on alternative and complementary solutions to realize RFID antenna and RFID chip bonding and on the reliability and quality of finished products. Moreover, in this work we have also demonstrated the valorization of our low cost RFID tag by integrating a sensor functionality. The industrial process of producing of this tag taking accounts of TAGEOS process

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Amstel, Duco van. "Optimisation de la localité des données sur architectures manycœurs." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAM019/document.

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Abstract:

L'évolution continue des architectures des processeurs a été un moteur important de la recherche en compilation. Une tendance dans cette évolution qui existe depuis l'avènement des ordinateurs modernes est le rapport grandissant entre la puissance de calcul disponible (IPS, FLOPS, ...) et la bande-passante correspondante qui est disponible entre les différents niveaux de la hiérarchie mémoire (registres, cache, mémoire vive). En conséquence la réduction du nombre de communications mémoire requis par un code donnée a constitué un sujet de recherche important. Un principe de base en la matière est l'amélioration de la localité temporelle des données: regrouper dans le temps l'ensemble des accès à une donnée précise pour qu'elle ne soit requise que pendant peu de temps et pour qu'elle puisse ensuite être transféré vers de la mémoire lointaine (mémoire vive) sans communications supplémentaires.Une toute autre évolution architecturale a été l'arrivée de l'ère des multicoeurs et au cours des dernières années les premières générations de processeurs manycoeurs. Ces architectures ont considérablement accru la quantité de parallélisme à la disposition des programmes et algorithmes mais ceci est à nouveau limité par la bande-passante disponible pour les communications entres coeurs. Ceci a amené dans le monde de la compilation et des techniques d'optimisation des problèmes qui étaient jusqu'à là uniquement connus en calcul distribué.Dans ce texte nous présentons les premiers travaux sur une nouvelle technique d'optimisation, le pavage généralisé qui a l'avantage d'utiliser un modèle abstrait pour la réutilisation des données et d'être en même temps utilisable dans un grand nombre de contextes. Cette technique trouve son origine dans le pavage de boucles, une techniques déjà bien connue et qui a été utilisée avec succès pour l'amélioration de la localité des données dans les boucles imbriquées que ce soit pour les registres ou pour le cache. Cette nouvelle variante du pavage suit une vision beaucoup plus large et ne se limite pas au cas des boucles imbriquées. Elle se base sur une nouvelle représentation, le graphe d'utilisation mémoire, qui est étroitement lié à un nouveau modèle de besoins en termes de mémoire et de communications et qui s'applique à toute forme de code exécuté itérativement. Le pavage généralisé exprime la localité des données comme un problème d'optimisation pour lequel plusieurs solutions sont proposées. L'abstraction faite par le graphe d'utilisation mémoire permet la résolution du problème d'optimisation dans différents contextes. Pour l'évaluation expérimentale nous montrons comment utiliser cette nouvelle technique dans le cadre des boucles, imbriquées ou non, ainsi que dans le cas des programmes exprimés dans un langage à flot-de-données. En anticipant le fait d'utiliser le pavage généralisé pour la distribution des calculs entre les cœurs d'une architecture manycoeurs nous donnons aussi des éléments de réponse pour modéliser les communications et leurs caractéristiques sur ce genre d'architectures. En guise de point final, et pour montrer l'étendue de l'expressivité du graphe d'utilisation mémoire et le modèle de besoins en mémoire et communications sous-jacent, nous aborderons le sujet du débogage de performances et l'analyse des traces d'exécution. Notre but est de fournir un retour sur le potentiel d'amélioration en termes de localité des données du code évalué. Ce genre de traces peut contenir des informations au sujet des communications mémoire durant l'exécution et a de grandes similitudes avec le problème d'optimisation précédemment étudié. Ceci nous amène à une brève introduction dans le monde de l'algorithmique des graphes dirigés et la mise-au-point de quelques nouvelles heuristiques pour le problème connu de joignabilité mais aussi pour celui bien moins étudié du partitionnement convexe
The continuous evolution of computer architectures has been an important driver of research in code optimization and compiler technologies. A trend in this evolution that can be traced back over decades is the growing ratio between the available computational power (IPS, FLOPS, ...) and the corresponding bandwidth between the various levels of the memory hierarchy (registers, cache, DRAM). As a result the reduction of the amount of memory communications that a given code requires has been an important topic in compiler research. A basic principle for such optimizations is the improvement of temporal data locality: grouping all references to a single data-point as close together as possible so that it is only required for a short duration and can be quickly moved to distant memory (DRAM) without any further memory communications.Yet another architectural evolution has been the advent of the multicore era and in the most recent years the first generation of manycore designs. These architectures have considerably raised the bar of the amount of parallelism that is available to programs and algorithms but this is again limited by the available bandwidth for communications between the cores. This brings some issues thatpreviously were the sole preoccupation of distributed computing to the world of compiling and code optimization techniques.In this document we present a first dive into a new optimization technique which has the promise of offering both a high-level model for data reuses and a large field of potential applications, a technique which we refer to as generalized tiling. It finds its source in the already well-known loop tiling technique which has been applied with success to improve data locality for both register and cache-memory in the case of nested loops. This new "flavor" of tiling has a much broader perspective and is not limited to the case of nested loops. It is build on a new representation, the memory-use graph, which is tightly linked to a new model for both memory usage and communication requirements and which can be used for all forms of iterate code.Generalized tiling expresses data locality as an optimization problem for which multiple solutions are proposed. With the abstraction introduced by the memory-use graph it is possible to solve this optimization problem in different environments. For experimental evaluations we show how this new technique can be applied in the contexts of loops, nested or not, as well as for computer programs expressed within a dataflow language. With the anticipation of using generalized tiling also to distributed computations over the cores of a manycore architecture we also provide some insight into the methods that can be used to model communications and their characteristics on such architectures.As a final point, and in order to show the full expressiveness of the memory-use graph and even more the underlying memory usage and communication model, we turn towards the topic of performance debugging and the analysis of execution traces. Our goal is to provide feedback on the evaluated code and its potential for further improvement of data locality. Such traces may contain information about memory communications during an execution and show strong similarities with the previously studied optimization problem. This brings us to a short introduction to the algorithmics of directed graphs and the formulation of some new heuristics for the well-studied topic of reachability and the much less known problem of convex partitioning

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Longnos, Florian. "Etude et optimisation des performances électriques et de la fiabilité de mémoires résistives à pont conducteur à base de chalcogénure/Ag ou d'oxyde métallique/Cu." Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT046.

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Abstract:

Les mémoires non-volatiles sont devenues récemment un moteur clé de la croissance du secteur des semiconducteurs, et constituent un pivot pour les nouvelles applications et les nouveaux concepts dans le domaine des technologies de l'information et de la communication (TIC). Afin de surmonter les limites en termes de miniaturisation, de consommation électrique et de complexité de fabrication des mémoires non-volatiles à grille flottante (FLASH), l'industrie des semiconducteurs évalue actuellement des solutions alternatives. Parmi celles-ci, les mémoires résistives à pont conducteur ou CBRAM (Conductive Bridge Random Access Memory), qui reposent sur la commutation de résistance d'un électrolyte par migration et oxydo/réduction d'ions métalliques, semblent être des plus prometteuses. L'attractivité de cette technologie innovante vient d'une part de la simplicité de sa structure à deux terminaux et d'autre part de ses performances électriques très prometteuses en termes de consommation électrique et vitesse d'écriture/effacement. De surcroît la CBRAM is une technology mémoire qui s'intègre facilement dans le back end of line (BEOL) du procédé CMOS standard. Dans cette thèse, nous étudions les performances électriques et la fiabilité de deux technologies CBRAM, utilisant des chalcogénures (GeS2) ou un oxyde métallique pour l'électrolyte. Tout d'abord nous nous concentrons sur les CBRAM à base de GeS2, ou l'effet du dopage de l'électrolyte avec de l'argent (Ag) ou de l'antimoine (Sb) est étudié à la lumière d'une analyse des caractérisations électriques. Les mécanismes physiques gouvernant la cinétique de commutation et la stabilité thermique sont aussi discutés sur la base de mesures électrique, d'un modèle empirique et des résultats de calculs ab initio. L'influence des différentes conditions de set/reset est étudiée sur une CBRAM à base d'oxyde métallique. Grâce à cette analyse, les conditions permettant de maximiser la fenêtre mémoire, améliorer l'endurance et minimiser la variabilité sont déterminées
Non-volatile memory technology has recently become the key driver for growth in the semiconductor business, and an enabler for new applications and concepts in the field of information and communication technologies (ICT). In order to overcome the limitations in terms of scalability, power consumption and fabrication complexity of Flash memory, semiconductor industry is currently assessing alternative solutions. Among them, Conductive Bridge Memories (CBRAM) rely on the resistance switching of a solid electrolyte induced by the migration and redox reactions of metallic ions. This technology is appealing due to its simple two-terminal structure, and its promising performances in terms of low power consumption, program/erase speed. Furthermore, the CBRAM is a memory technology that can be easily integrated with standard CMOS technology in the back end of line (BEOL). In this work we study the electrical performances and reliability of two different CBRAM technologies, specifically using chalcogenides (GeS2) and metal oxide as electrolyte. We first focus on GeS2-based CBRAM, where the effect of doping with Ag and Sb of GeS2 electrolyte is extensively investigated through electrical characterization analysis. The physical mechanisms governing the switching kinetics and the thermal stability are also addressed by means of electrical measurements, empirical model and 1st principle calculations. The influence of the different set/reset programming conditions is studied on a metal oxide based CBRAM technology. Based on this analysis, the programming conditions able to maximize the memory window, improve the endurance and minimize the variability are determined

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Carpov, Sergiu. "Scheduling for memory management and prefetch in embedded multi-core architectures." Compiègne, 2011. http://www.theses.fr/2011COMP1962.

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Abstract:

Cette thèse est consacrée à l'étude de plusieurs problèmes d'optimisation combinatoire qui se présentent dans le domaine du calcul parallèle embarqué. En particulier, la gestion optimale de la mémoire et des problèmes d'ordonnancement pour les applications flot de données exécutées sur des processeurs massivement multicoeurs sont étudiés. Deux techniques d'optimisation d'accès à la mémoire sont considérées : la réutilisation des données et le préchargement. La gestion des accès à la mémoire est déclinée en trois problèmes d'optimisation combinatoire. Dans le premier problème, une stratégie de préchargement pour les applications flot de données est étudiée, de façon à minimiser le temps d'exécution de l'application. Ce problème est modélisé comme un flow shop hybride sous contraintes de précédence, un problème NP-difficile. Un algorithme de résolution heuristique avec deux bornes inférieures sont proposés afin de faire une estimation conservatrice, quoique suffisamment précise, de la distance à l'optimum des solutions obtenues. Le deuxième problème traite de l'exécution conditionnelle dépendante des données et de la gestion optimale du préchargement pour les structures de branchement. Quelques fonctions économiques, ainsi que des techniques de préchargement, sont examinées. Dans tous ces cas des algorithmes de résolution polynomiaux sont proposés. Le troisième problème consiste à ordonner un ensemble de tâches de façon à maximiser la réutilisation des données communes. Ce problème étant NP-difficile, ce que nous avons établi, nous avons proposé deux algorithmes heuristiques. La distance à l'optimum des solutions est estimée en utilisant des solutions exactes. Ces dernières sont obtenues à l'aide d'une méthode branch-and-bound que nous avons proposée
This PhD thesis is devoted to the study of several combinatorial optimization problems which arise in the field of parallel embedded computing. Optimal memory management and related scheduling problems for dataflow applications executed on massively multi-core processors are studied. Two memory access optimization techniques are considered: data reuse and prefetch. The memory access management is instantiated into three combinatorial optimization problems. In the first problem, a prefetching strategy for dataflow applications is investigated so as to minimize the application execution time. This problem is modeled as a hybrid flow shop under precedence constraints, an NP-hard problem. An heuristic resolution algorithm together with two lower bounds are proposed so as to conservatively, though fairly tightly, estimate the distance to the optimality. The second problem is concerned by optimal prefetch management strategies for branching structures (data-controlled tasks). Several objective functions, as well as prefetching techniques, are examined. In all these cases polynomial resolution algorithms are proposed. The third studied problem consists in ordering a set of tasks so as to minimize the number of times the memory data are fetched. In this way the data reuse for a set of tasks is optimized. This problem being NP-hard, a result we have established, we have proposed two heuristic algorithms. The optimality gap of the heuristic solutions is estimated using exact solutions. The latter ones are obtained using a branch and bound method we have proposed

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Bonarota, Matthieu. "Optimisation de la programmation d'un cristal dopé aux ions de terres rares, opérant comme processeur analogique d'analyse spectrale RF, ou de stockage d'information quantique." Phd thesis, Université Paris Sud - Paris XI, 2012. http://tel.archives-ouvertes.fr/tel-00766334.

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Abstract:

La réalisation d'une mémoire quantique pour la lumière met en jeu les aspects les plus fondamentaux de l'interaction matière-rayonnement. Pour capturer l'information quantique portée par la lumière, le matériau doit être capable de se maintenir dans un état de superposition quantique. Le temps de stockage est limité par la durée de vie de cet état, caractérisée par le temps de cohérence. Les premières expériences ont été réalisées dans des vapeurs atomiques froides, bien connues. Plus récemment, les ions de terres rares en matrice cristalline (REIC) ont attiré l'attention par leurs long temps de cohérence, associés à de larges bandes passantes d'interaction. Pour exploiter ces bonnes propriétés, des protocoles spécifiques ont été proposés. Nous nous sommes tournés vers un dérivé prometteur de l'écho de photon, le Peigne Atomique de Fréquences (AFC, proposé en 2008), fondé sur la transmission du champ incident à travers un profil d'absorption spectralement périodique. Les premiers chapitres de ce manuscrit présentent ce protocole et les travaux effectués durant cette thèse pour en améliorer l'efficacité (i.e. la probabilité de capter et de restituer l'information incidente), en augmenter la bande passante et la capacité de multiplexage et en mesurer le bruit. Les chapitres suivants présentent un nouveau protocole, proposé dans notre groupe durant cette thèse, et baptisé ROSE (Revival Of Silenced Echo). Ce protocole, très proche de l'écho de photon, a été démontré et caractérisé expérimentalement. Il semble très prometteur en termes d'efficacité, de bande passante et de bruit.

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Bonarota, Matthieu. "Optimisation de la programmation d’un cristal dopé aux ions de terres rares, opérant comme processeur analogique d’analyse spectrale RF, ou de stockage d’information quantique." Thesis, Paris 11, 2012. http://www.theses.fr/2012PA112324/document.

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Abstract:

La réalisation d’une mémoire quantique pour la lumière met en jeu les aspects les plus fondamentaux de l’interaction matière-rayonnement. Pour capturer l’information quantique portée par la lumière, le matériau doit être capable de se maintenir dans un état de superposition quantique. Le temps de stockage est limité par la durée de vie de cet état, caractérisée par le temps de cohérence. Les premières expériences ont été réalisées dans des vapeurs atomiques froides, bien connues. Plus récemment, les ions de terres rares en matrice cristalline (REIC) ont attiré l’attention par leurs long temps de cohérence, associés à de larges bandes passantes d’interaction. Pour exploiter ces bonnes propriétés, des protocoles spécifiques ont été proposés. Nous nous sommes tournés vers un dérivé prometteur de l’écho de photon, le Peigne Atomique de Fréquences (AFC, proposé en 2008), fondé sur la transmission du champ incident à travers un profil d’absorption spectralement périodique. Les premiers chapitres de ce manuscrit présentent ce protocole et les travaux effectués durant cette thèse pour en améliorer l’efficacité (i.e. la probabilité de capter et de restituer l’information incidente), en augmenter la bande passante et la capacité de multiplexage et en mesurer le bruit. Les chapitres suivants présentent un nouveau protocole, proposé dans notre groupe durant cette thèse, et baptisé ROSE (Revival Of Silenced Echo). Ce protocole, très proche de l’écho de photon, a été démontré et caractérisé expérimentalement. Il semble très prometteur en termes d’efficacité, de bande passante et de bruit
The development of a quantum memory for light involves the most fundamental aspects of the light-matter interaction. To store the quantum information carried by light, the material has to be able to stay in a state of quantum superposition. The storage time is limited by the lifetime of this state, characterized by the coherence time. The first experiments involved the well-known cold atomic vapors. More recently, Rare Earth Ions doped Crystals (REIC) have drawn attention because of their remarkably long coherence time, combined with a large interaction bandwidth. Specific protocols have been proposed to take the most out of these properties. We have opted for a promising spin-off of the well-known photon echo, named the Atomic Frequency Comb (AFC, proposed in 2008), based on the transmission of the incoming field through a spectrally periodic absorption profile. The first chapters of this manuscript present this protocol and our works aimed at improving its efficiency (the probability for capturing and retrieving the incoming information), increasing its bandwidth and its multiplexing capacity and measuring its noise. The following chapters present a new protocol, proposed in our group during this thesis, and called Revival Of Silenced Echo (ROSE). This protocol, similar to the photon echo, have been demonstrated and characterized experimentally. It seems really promising in terms of efficiency, bandwidth and noise

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Glaudin, Lilian. "Stratégies multicouche, avec mémoire, et à métrique variable en méthodes de point fixe pour l'éclatement d'opérateurs monotones et l'optimisation." Thesis, Sorbonne université, 2019. http://www.theses.fr/2019SORUS119.

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Abstract:

Plusieurs stratégies sans liens apparents coexistent pour mettre en œuvre les algorithmes de résolution de problèmes d'inclusion monotone dans les espaces hilbertiens. Nous proposons un cadre synthétique permettant d'englober diverses approches algorithmiques pour la construction de point fixe, clarifions et généralisons leur théorie asymptotique, et concevons de nouveaux schémas itératifs pour l'analyse non linéaire et l'optimisation convexe. Notre méthodologie, qui est ancrée sur un modèle de compositions de quasicontractions moyennées, nous permet de faire avancer sur plusieurs fronts la théorie des algorithmes de point fixe et d'impacter leurs domaines d'applications. Des exemples numériques sont fournis dans le contexte de la restauration d'image, où nous proposons un nouveau point de vue pour la formulation des problèmes variationnels
Several apparently unrelated strategies coexist to implement algorithms for solving monotone inclusions in Hilbert spaces. We propose a synthetic framework for fixed point construction which makes it possible to capture various algorithmic approaches, clarify and generalize their asymptotic behavior, and design new iterative schemes for nonlinear analysis and convex optimization. Our methodology, which is anchored on an averaged quasinonexpansive operator composition model, allows us to advance the theory of fixed point algorithms on several fronts, and to impact their application fields. Numerical examples are provided in the context of image restoration, where we propose a new viewpoint on the formulation of variational problems

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Dahmani, Safae. "Modèles et protocoles de cohérence de données, décision et optimisation à la compilation pour des architectures massivement parallèles." Thesis, Lorient, 2015. http://www.theses.fr/2015LORIS384/document.

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Abstract:

Le développement des systèmes massivement parallèles de type manycores permet d'obtenir une très grande puissance de calcul à bas coût énergétique. Cependant, l'exploitation des performances de ces architectures dépend de l'efficacité de programmation des applications. Parmi les différents paradigmes de programmation existants, celui à mémoire partagée est caractérisé par une approche intuitive dans laquelle tous les acteurs disposent d'un accès à un espace d'adressage global. Ce modèle repose sur l'efficacité du système à gérer les accès aux données partagées. Le système définit les règles de gestion des synchronisations et de stockage de données qui sont prises en charge par les protocoles de cohérence. Dans le cadre de cette thèse nous avons montré qu'il n'y a pas un unique protocole adapté aux différents contextes d'application et d'exécution. Nous considérons que le choix d'un protocole adapté doit prendre en compte les caractéristiques de l'application ainsi que des objectifs donnés pour une exécution. Nous nous intéressons dans ces travaux de thèse au choix des protocoles de cohérence en vue d'améliorer les performances du système. Nous proposons une plate-forme de compilation pour le choix et le paramétrage d'une combinaison de protocoles de cohérence pour une même application. Cette plate- forme est constituée de plusieurs briques. La principale brique développée dans cette thèse offre un moteur d'optimisation pour la configuration des protocoles de cohérence. Le moteur d'optimisation, inspiré d'une approche évolutionniste multi-objectifs (i.e. Fast Pareto Genetic Algorithm), permet d'instancier les protocoles de cohérence affectés à une application. L'avantage de cette technique est un coût de configuration faible permettant d'adopter une granularité très fine de gestion de la cohérence, qui peut aller jusqu'à associer un protocole par accès. La prise de décision sur les protocoles adaptés à une application est orientée par le mode de performance choisi par l'utilisateur (par exemple, l'économie d'énergie). Le modèle de décision proposé est basé sur la caractérisation des accès aux données partagées selon différentes métriques (par exemple: la fréquence d'accès, les motifs d'accès à la mémoire, etc). Les travaux de thèse traitent également des techniques de gestion de données dans la mémoire sur puce. Nous proposons deux protocoles basés sur le principe de coopération entre les caches répartis du système: Un protocole de glissement des données ainsi qu'un protocole inspiré du modèle physique du masse-ressort
Manycores architectures consist of hundreds to thousands of embedded cores, distributed memories and a dedicated network on a single chip. In this context, and because of the scale of the processor, providing a shared memory system has to rely on efficient hardware and software mechanisms and data consistency protocols. Numerous works explored consistency mechanisms designed for highly parallel architectures. They lead to the conclusion that there won't exist one protocol that fits to all applications and hardware contexts. In order to deal with consistency issues for this kind of architectures, we propose in this work a multi-protocol compilation toolchain, in which shared data of the application can be managed by different protocols. Protocols are chosen and configured at compile time, following the application behaviour and the targeted architecture specifications. The application behaviour is characterized with a static analysis process that helps to guide the protocols assignment to each data access. The platform offers a protocol library where each protocol is characterized by one or more parameters. The range of possible values of each parameter depends on some constraints mainly related to the targeted platform. The protocols configuration relies on a genetic-based engine that allows to instantiate each protocol with appropriate parameters values according to multiple performance objectives. In order to evaluate the quality of each proposed solution, we use different evaluation models. We first use a traffic analytical model which gives some NoC communication statistics but no timing information. Therefore, we propose two cycle- based evaluation models that provide more accurate performance metrics while taking into account contention effect due to the consistency protocols communications.We also propose a cooperative cache consistency protocol improving the cache miss rate by sliding data to less stressed neighbours. An extension of this protocol is proposed in order to dynamically define the sliding radius assigned to each data migration. This extension is based on the mass-spring physical model. Experimental validation of different contributions uses the sliding based protocols versus a four-state directory-based protocol

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Jacquemoud-Collet, Fanny. "Etiquette RFID bas coût sur support papier : Optimisation du procédé industriel innovant / intégration d’une fonctionnalité capteur." Thesis, Montpellier 2, 2014. http://www.theses.fr/2014MON20194.

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Abstract:

La RFID, pour Identification par Radio Fréquence, s'est considérablement développée depuis quelques années devenant un mode d'identification et de traçabilité incontournable. Les acteurs du marché sont nombreux et parmi eux, Tageos, société Montpelliéraine, a mis en place dès 2008 un procédé innovant de fabrication de l'étiquette RFID sur papier, économique et écologique. Cependant, même si les performances obtenues lors d'un précédent travail (Thèse C. Ramade 2008-2011) ont été suffisantes pour permettre la production de masse, elles ne sont pas optimales notamment vis-à-vis des résultats établis en laboratoire. C'est dans ce cadre-là que se positionne ce travail de thèse qui s'est réalisé toujours en étroite collaboration entre l'Institut d'Electronique du Sud et la société TAGEOS S.A.S. Nos efforts se sont focalisés : sur l'optimisation du processus de réalisation d'antenne RFID en travaillant sur l'analyse, les méthodes ou protocoles et les moyens techniques sur la préparation du substrat papier, sur des solutions alternatives et complémentaires de réalisation d'antenne RFID et de collage de la puce RFID et sur la fiabilisation et la qualité des produits finis. Par ailleurs, dans ce travail nous avons également démontré la valorisation de notre tag RFID bas coût par l'intégration d'un capteur et de sa fonctionnalité. Le processus de réalisation industriel d'un tel tag est abordé en tenant compte de celui de TAGEOS
The RFID, for Radio Frequency Identification, has grown considerably in recent years become an essential mode of traceability and identification. Market players are numerous and among them, Tageos (Montpellier, France) established since 2008 an innovative process for manufacturing the RFID tag on paper, economic and ecologic. However, even if the performances obtained during a previous work (Thesis C. Ramade 2008-2011) were sufficient to allow mass production, they are not optimal in particular with respect to the established results in laboratory. It is in this context that ranks this work which is always carried out in close collaboration between the Institute of Electronics of South and TAGEOS company S.A.S. Our efforts were focused : on process optimization of realization of RFID antenna working on the analysis, methods or protocols and technical resources on the preparation of the paper substrate, on alternative and complementary solutions to realize RFID antenna and RFID chip bonding and on the reliability and quality of finished products. Moreover, in this work we have also demonstrated the valorization of our low cost RFID tag by integrating a sensor functionality. The industrial process of producing of this tag taking accounts of TAGEOS process

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Nizard, Mevyn. "Optimisation d'un vaccin thérapeutique dans les tumeurs des voies aérodigestives supérieures associées aux papillomavirus : rôle de l'induction d'une immunité muqueuse et de la combinaison à la radiothérapie." Thesis, Sorbonne Paris Cité, 2015. http://www.theses.fr/2015PA05T027/document.

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Abstract:

Le cancer est la seconde cause de mortalité dans le monde et les cancers de localisation muqueuse (poumon, estomac, colorectal, du col de l’utérus, …) représentent la première cause de mortalité due au cancer dans le monde. La majorité des vaccins contre les cancers muqueux n’ont à ce jour, pas montré de résultats cliniques significatifs. Au cours de ce travail, nous avons développé une immunothérapie efficace basée sur la sous-unité B non toxique de la toxine de Shiga et montré pour la première fois dans le domaine de la cancérologie que la localisation de l’immunisation était cruciale pour induire des réponses immunitaires anti-tumorales. En effet, dans un modèle préclinique, une immunisation systémique intramusculaire n’a pas permis d’induire de protection thérapeutique efficace contre le développement de tumeurs muqueuses de la langue, alors que la voie d’immunisation intranasale a induit une réponse clinique complète. Nous avons identifié les lymphocytes T CD8+ comme les cellules nécessaires à cette protection et plus précisément la population de lymphocytes T résidents mémoires (Trm). Ces Trm présentent le phénotype classique CD103+ mais expriment également l’intégrine CD49a qui joue un rôle dans la migration/rétention au sein des tumeurs mais également dans la survie à long terme des Trm. Par ailleurs nous avons montré que les cellules dendritiques muqueuses pulmonaires permettaient d’induire ce phénotype CD49a sur les lymphocytes T CD8+ alors que les cellules dendritiques de la rate non. Notre travail montre que l’aspect quantitatif de ces Trm joue un rôle dans la protection anti-tumorale, en effet nous avons pu pour la première fois moduler in vivo le nombre de Trm en traitant les souris par un anticorps anti-TGF-β. La diminution du nombre des Trm est corrélée à la diminution de la protection anti-tumorale. Les patients atteints de cancers des voies aérodigestives supérieures sont majoritairement traités par radiothérapie. Dans l’optique d’essais cliniques à court terme, nous avons montré que la radiothérapie localisée associée à notre immunothérapie permet une protection plus efficace que le traitement seul de l’un ou de l’autre notamment en provoquant un remodelage du microenvironnement tumoral associé à une normalisation vasculaire. Nos résultats ouvrent de nouvelles perspectives dans le développement d’immunothérapies thérapeutiques efficaces contre les cancers muqueux et pourront mener rapidement à des essais cliniques
Cancer is the second mortality cause worldwide while mucosal cancers (lung, stomac, …) is the first mortality cause from. The majority of cancer vaccines against mucosal tumors have not given rise yet to significant clinical results. In this work we developed a strong immunotherapy based on the nontoxic subunit B from shiga toxin and showed for the first time that the localization of the immunization is crucial to induce potent and effective anti-tumoral responses. In a preclinical model a systemic immunization failed to induce a therapeutical protection against mucosal tumor challenge while intranasal immunization completely succeed. We identified a CD8 T lymphocyte population as a required cells in this protection and more precisely the T resident memory (Trm) cells. This Trm showed the classical CD103 phenotype as well as the CD49a which can play a specific role in the retention or the migration of this cells in the tumor tissue and might play a role in the survival. We also demonstrate that dendritic cells from the mucosal parenchyma was required to induce the CD49a expression on CD8 T cells while dendritic cells from the spleen was not. Our work shows that the Trm number as an impact in the anti-tumoral protection. We were able to reduce the Trm number in vivo using an anti-TGF-β antibody. This number diminution was correlated with a less efficient anti-tumoral protection. Patients with head and neck cancers are treated with radiotherapy. In this situation we showed that the combination of radiotherapy and our immunotherapy was associated with a better protection than radiotherapy alone or immunotherapy alone thanks to a vascular normalization. These results might rapidly lead to clinical trials and might open new ways to work with immunotherapies

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Dissertations / Theses on the topic 'Optimisation mémoire'

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