Dissertations / Theses on the topic 'Mémoires non volatiles émergentes'

La mémoire à changement de phase (PCM) s’inscrit dans la stratégie de développement de mémoires non-volatiles embarquées sur les nœuds technologiques avancés (sub 28nm). En effet, la mémoire Flash-NOR devient de plus en plus onéreuse à intégrer dans les technologies avec des diélectriques à forte permittivité et des grilles métalliques. Cette thèse a donc pour objectif principal de réaliser des véhicules de tests afin d’étudier un point mémoire novateur PCM + OTS et de proposer des solutions afin de combler ses lacunes et ses limites suivant les applications envisagées. L’étude a pour support deux technologies différentes le HCMOS9A et le P28FDSOI. La première sert de support pour le développement d’un véhicule de validation technologique du point mémoire OTS+PCM. La deuxième est, quant à elle, utilisée pour démontrer la surface obtenu avec un dimensionnement agressif du point mémoire. Enfin, un circuit de lecture optimisé pour ce point mémoire a été réalisé permettant la compensation des courants de fuites ainsi que la régulation des tensions de polarisations de la matrice au cours de la lecture
Phase change memory (PCM) is part of the strategy to develop non-volatiles memories embedded in advanced technology nodes (sub 28nm). Indeed, Flash-NOR memory is becoming more and more expensive to integrate in technologies with high permittivity dielectrics and metallic gates. The main objective of this thesis is therefore to realize tests vehicles in order to study an innovative PCM + OTS memory point and to propose solutions to fill its gaps and limitations according to the envisaged applications. The study is based on two different technologies: HCMOS9A and P28FDSOI. The first one is used as support for the development of a technological validation vehicle of the OTS+PCM memory point. The second one is used to demonstrate the surface obtained with an aggressive sizing of the memory point. Finally, an optimized readout circuit for this memory point has been realized allowing the compensation of leakage currents as well as the regulation of the bias voltages of the matrix during the reading

De nos jours, des efforts majeurs pour la conception de systèmes sur puces performants et efficaces énergétiquement sont en cours. Le déclin de la loi de Moore au début du XX e siècle a poussé les concepteurs à augmenter le nombre de cœurs par processeur pour continuer d’améliorer les performances. En conséquence, la surface de silicium occupée par les mémoires caches a augmentée. La finesse de gravure toujours plus petite a également fait augmenter le courant de fuite des transistors CMOS. Ainsi, la consommation énergétique des mémoires occupe une part de plus en plus importante dans la consommation globale des puces. Pour diminuer cette consommation, de nouvelles technologies de mémoires émergent depuis une dizaine d’années : les mémoires non volatiles (NVM). Ces mémoires ont la particularité d’avoir un courant de fuite très faible comparé aux technologies CMOS classiques. De fait, leur utilisation dans une architecture permettrait de diminuer la consommation globale de la hiérarchie de caches. Cependant, ces technologies souffrent de latences d’accès plus élevées que la SRAM, de coûts énergétiques d’accès plus importants et d’une durée de vie limitée. Leur intégration à des systèmes sur puces nécessite de continuer à rechercher des solutions. Cette thèse cherche à évaluer l’impact d’un changement de technologie dans la hiérarchie de caches.Plus spécifiquement, elle s’intéresse au cache de dernier niveau (LLC) et la technologie non volatile considérée est la STT-MRAM. Nos travaux adoptent un point de vue architectural dans lequel une modification de la technologie n’est pas retenue. Nous cherchons alors à intégrer les caractéristiques différentes de la STT-MRAM lors de la conception de la hiérarchie mémoire. Une première étude a permis de mettre en place un cadre d’exploration architectural pour des systèmes contenant des mémoires émergentes. Une seconde étude sur les optimisations architecturales au niveau du LLC a été menée pour identifier quelles sont les opportunités d’intégration de la STT-MRAM. Le but est d’améliorer l’efficacité énergétique tout en atténuant les pénalités d’accès dues aux fortes latences de cette technologie
Today, intensive efforts to design energy-efficient and high-performance systems-on-chip (SoCs) are underway. Moore’s end in the early 20 th century pushed designers to increase the number of core per processor to continue to improve the performance. As a result, the silicon area occupied by cache memories has increased. The ever smaller technology node also increased the leakage current of CMOS transistors. Thus, the energy consumption of memories represents an increasingly important part in the overall consumption of chips.To reduce this energy consumption, new memory technologies have emerged overthe past decade : non-volatile memories (NVM). These memories have the particularity of having a very low leakage current compared to conventional CMOS technologies. In fact, their use in an architecture would reduce the overall consumption of the cache hierarchy. However, these technologies sufferfrom higher access latencies than SRAM, higher access energy costs and limitedlifetime. Their integration into SoCs requires a continuous research effort.This thesis work aims to evaluate the impact of a change in technology in the cache hierarchy. More specifically, we are interested in the Last-Level Cache(LLC) and we consider the STT-MRAM technology. Our work adopts an architectural point of view in which a modification of the technology is not retained. Then,we try to integrate the different characteristics of the STT-MRAM atarchitectural level when designing the memory hierarchy. A first study set upan architectural exploration framework for systems containing emerging memories. A second study on architectural optimizations at LLC was conducted toidentify opportunities for the integration of STT-MRAM. The goal is to improve energy efficiency while reducing access penalties due to the high latency ofthis technology

De nombreuses applications (internet des objets, systèmes embarqués automobiles et médicales, intelligence artificielle) ont besoin d’un circuit intégré (ou SoC pour System on Chip) avec des mémoires non volatiles embarquées performantes pour fonctionner de manière optimale. Bien que la mémoire Flash soit largement utilisée aujourd'hui, cette technologie nécessite une tension élevée pour les opérations de programmation et présente des problèmes de fiabilité difficiles à gérer au-delà du nœud technologique 18 nm, augmentant les coûts de conception et de fabrication des circuits. Dans ce contexte, l'industrie du semi-conducteur est à la recherche d’une mémoire non volatile alternative pouvant remplacer les mémoires Flash. Parmi les candidats actuellement étudiés (MRAM - mémoire à accès aléatoire magnétique, PCM - mémoire à changement de phase, FeRAM - mémoire à accès aléatoire Ferroélectrique), les mémoires résistives (RRAM) offrent de meilleures performances sur différents points capitaux : compatibilité avec le processus de fabrication standard CMOS, consommation de courant, rapidité de fonctionnement, etc. La technologie RRAM peut être aisément introduite dans n'importe quel flot de conception ouvrant la voie au développement de nouvelles architectures qui répondent à l’engorgement des systèmes classiques Von Neumann. Dans cette thèse, l'objet principal est de montrer le potentiel d’intégration des dispositifs RRAM avec la technologie CMOS, à l’aide de simulation et de mesures électriques, afin d’élaborer différentes structures hybrides : mémoires à accès aléatoire statique (SRAM) non volatiles, générateurs de nombres aléatoires (TRNG) et réseaux de neurones artificiels
Many diversified applications (internet of things, embedded systems for automotive and medical applications, artificial intelligence) require an integrated circuit (SoC, System on Chip) with high-performance non-volatile memories to operate optimally. Although Flash memory is widely used today, this technology needs high voltage for programing operations and has reliability issues that are hard to handle beyond 18 nm technological node, increasing the cost of circuit design and fabrication. In this context, the semiconductor industry seeks an alternative non-volatile memory that can replace Flash memories. Among possible candidates (MRAM - Magnetic Random Access Memory, PCM - Phase Change Memory, FeRAM - Ferroelectric Random Access Memory), Resistive memories (RRAMs) offer superior performances on essential key points: compatibility with CMOS manufacturing processes, scalability, current consumption (standby and active), operational speed. Due to its relatively simple structure, RRAM technology can be easily integrated in any design flow opening the way for the development of new architectures that answer Von Neumann bottleneck. In this thesis, the main object is to show the integration abilities of RRAM devices with CMOS technology, using circuit design and electrical measurements, in order to develop different hybrid structures: non-volatile Static Random Access Memories (SRAM), True Random Number Generator (TRNG) and artificial neural networks

Les mémoires non-volatiles à grille flottante connaissent depuis une vingtaine d’années, un succès commercial sans précédent. On retrouve ces mémoires dans quasiment tout les produits électroniques du quotidien à travers le téléphone portable, la carte à puce, les étiquettes sans contact que l’on trouve sur des produits alimentaires, ou bien tout simplement les clés de stockage mémoire USB. Ces dispositifs mémoires sont omniprésents et ne cessent d’évoluer afin de stocker de plus en plus d’information sur une surface de silicium réduite. Cependant, des obstacles technologiques majeurs à la réduction des dimensions du point mémoire apparaissent, liés à la structure même de ces mémoires, mais aussi aux performances demandées. En effet, un secteur en plein développement, à savoir l’automotive, requiert de bonnes performances en fiabilité sous de fortes contraintes thermiques. Dans ce contexte, ce travail de thèse propose de nouvelles structures mémoires à grille flottante intégrables et robustes. Par le mot robuste, on désigne une mémoire ayant de bonnes performances en rétention et en endurance. En premier lieu, nous nous sommes focalisés sur des solutions technologiques permettant d’améliorer les performances en rétention de la cellule EEPROM. Trois modifications du procédé de fabrication de cette cellule sont proposées : l’augmentation de l’épaisseur d’oxyde tunnel, la nitruration de l’oxyde tunnel et l’implantation du Bore dans la grille flottante. Les résultats en rétention obtenus sont intéressants, mais chaque solution engendre quelques difficultés. Dans un deuxième temps, nous avons développé deux structures à base de double grille permettant une surface du point mémoire réduite, de bonnes performances en endurance et des tensions de programmation proche voir moins élevées que la cellule EEPROM. Ces structures ont été modélisées, simulées, intégrées et optimisées sur silicium, puis caractérisées, afin de valider les différents concepts et estimer leurs performances électriques. La dernière partie de ce travail est consacrée au développement d’une cellule mémoire à deux grilles flottantes permettant de stocker trois bits, basée sur des concepts de cellules multi-bits et multi-niveaux. Cette cellule utilise des programmations spécifiques avec un phénomène de décharge des grilles flottantes par effet de pointe et une injection de charges par effet tunnel bande à bande. Ces deux phénomènes ont été étudiés et démontrent de bons résultats électriques
The non-volatile floating gate memories have for two decades, an unprecedented commercial success. We find these memories in almost all daily electronic products via the cell phone, smart cards, RFID tags found on food products, or simply the memory sticks. These memory devices are ubiquitous and are in constant evolution to store more information on a small silicon area. However, major technological barriers to reduce the memory size appear related to the structure of these memories, but also the performances required. Indeed, a booming sector, namely the automotive, requires good reliability performances under high heat stress. In this context, this thesis proposes new floating gate memory structures in a standard flow integration and with good reliability. Good reliability means a memory with good retention and endurance performances. First, we focused on technological solutions to improve the retention performances of EEPROM cell. Three modifications in the cell process flow are proposed: the tunnel oxide thickness increase, the injection of nitride in tunnel oxide and the implantation of boron into the floating gate. The retention results obtained are interesting, but each solution creates some problems. In a second step, we have developed two structures based on double gate allowing a reduced memory point area, good endurance performances and programming voltages close to or lower than the EEPROM cell. These structures were simulated, optimized and integrated on silicon, then characterized to validate the concepts and to estimate their electrical performances. The last part of this work is devoted to the development of a memory cell with two floating gates allowing to store three bits, based on multi-bit and multi-levels cells concepts. This cell uses specific programming operations with floating gates discharge phenomenon by a sharp effect and with a charges injection by band to band tunnelling effect. These two phenomena have been studied and prove good electrical results

Depuis une vingtaine d’années, l’industrie de la microélectronique et en particulier le marché des mémoires non-volatiles connaît une évolution considérable, en termes d’augmentation de la capacité d’intégration et de diminution du prix de revient. Ceci a permis au grand public d’accéder aux produits électroniques (téléphones portables, baladeurs MP3, clés USB, appareils photos numériques…) qui connaissent actuellement un énorme succès. Cependant, la miniaturisation des mémoires Flash risque de rencontrer des limitations. C’est pourquoi les industriels et les laboratoires recherchent actuellement de nouvelles voies qui permettraient de prolonger la durée de vie de ces dispositifs. Dans ce contexte, l’objectif premier de cette thèse est l’étude expérimentale et théorique des mémoires non-volatiles à nanocristaux de silicium. Nous avons montré les différentes possibilités d’intégration des nanocristaux de silicium à partir d’un procédé de fabrication standard. Un démonstrateur Flash NOR 32 Mb à nanocristaux de silicium a été réalisé à partir d’un produit ATMEL. Nous nous sommes ensuite intéressés à la caractérisation électrique des cellules et matrices mémoires. Une étude exhaustive de l’influence des conditions de programmation ainsi que des paramètres technologiques sur les performances électriques a été menée. La modélisation de l’effacement Fowler-Nordheim et du « gate disturb » a permis de comprendre l’influence de certains de ces paramètres. Concernant l’écriture par porteurs chauds, nous avons étudié l’influence des conditions d’écriture sur la localisation de la charge à l’aide de simulations TCAD et d’un modèle analytique couplé à des mesures expérimentales
Over the last 20 years, the industry of microelectronics and particularly the non-volatile memory market has known a considerable growth, in terms of integration capacity increasing and cost reduction. Consumers have been able to access to electronic products (mobile phones, MP3 players, flash drives, digital cameras…) which are currently very successful. However, scaling of standard Flash memories will face in a near future several limitations. Consequently, new paths are investigated in order to push the scaling limits of these devices. Within this context, the main purpose of this PhD is the experimental and theoretical study of non-volatile silicon nanocrystal memories. First, several options of silicon nanocrystal integration using a standard process have been shown. A 32Mb NOR silicon nanocrystal Flash memory demonstrator has been fabricated from an ATMEL product. Then, electrical characterization of memory cells and arrays has been performed. An exhaustive study of the influence of programming conditions and technological parameters has been carried out. The influence of some parameters has been understood through modeling of Fowler-Nordheim erasing and gate disturb. Finally, the localization of the trapped charges in silicon nanocrystal devices written by Hot Electron injection has been investigated through TCAD simulations and an exhaustive set of experimental data explained by an analytical model

La miniaturisation croissante des mémoires non volatiles entraine l’apparition de nouveaux problèmes de fiabilité. Certaines applications de ces mémoires, notamment les applications automobiles, requièrent des critères de fiabilité très sévères devant garantir le fonctionnement du produit à 150°C. Dans ce contexte, une bonne compréhension des mécanismes de défaillance des mémoires non volatiles à grille flottante est nécessaire. Dans ce mémoire, nous avons étudié de façon approfondie la perte de charges intrinsèque sur une technologie Flash, ce qui nous a permis une meilleure compréhension et une modélisation du phénomène. Concernant les cellules EEPROM, le problème majeur de fiabilité étant la perte de charges extrinsèque, nous avons étudié l’influence de différents paramètres des cellules afin de la diminuer. Enfin, nous avons présenté deux nouvelles méthodes expérimentales permettant de quantifier les cellules extrinsèques d’une CAST (Cell Array Structure Test), ainsi qu’une étude des effets de la contamination ionique sur la rétention des cellules Flash et EEPROM
The increasing scaling-down of non volatile memories induces new reliability issues. Some applications of these memories, especially automotive ones, need very strict reliability specifications to guarantee that the product works at 150°C. In this context, it is essential to understand the failure mechanisms of the non volatile memories with a floating gate. In this thesis, we studied the intrinsic charge loss in a Flash technology, which allowed us a better understanding and modeling of the phenomenon. The principal reliability issue of EEPROM cells is the extrinsic charge loss. We studied the influence of different parameters of the cells in order to reduce this extrinsic charge loss. At last, we presented two new experimental methods to quantify the extrinsic cells of a CAST (Cell Array Structure Test), and a study of the ionic contamination effects on Flash and EEPROM cells’ retention

Les nouvelles approches de technologies mémoires permettront une intégration dite back-end, où les cellules élémentaires de stockage seront fabriquées lors des dernières étapes de réalisation à grande échelle du circuit. Ces approches innovantes sont souvent basées sur l'utilisation de matériaux actifs présentant deux états de résistance distincts. Le passage d'un état à l'autre est contrôlé en courant ou en tension donnant lieu à une caractéristique I-V hystérétique. Nos mémoires résistives sont composées d'argent en métal électrochimiquement actif et de sulfure amorphe agissant comme électrolyte. Leur fonctionnement repose sur la formation réversible et la dissolution d'un filament conducteur. Le potentiel d'application de ces nouveaux dispositifs n'est pas limité aux mémoires ultra-haute densité mais aussi aux circuits embarqués. En empilant ces mémoires dans la troisième dimension au niveau des interconnections des circuits logiques CMOS, de nouvelles architectures hybrides et innovantes deviennent possibles. Il serait alors envisageable d'exploiter un fonctionnement à basse énergie, à haute vitesse d'écriture/lecture et de haute performance telles que l'endurance et la rétention. Dans cette thèse, en se concentrant sur les aspects de la technologie de mémoire en vue de développer de nouvelles architectures, l'introduction d'une fonctionnalité non-volatile au niveau logique est démontrée par trois circuits hybrides: commutateurs de routage non volatiles dans un Field Programmable Gate Arrays, un 6T-SRAM non volatile, et les neurones stochastiques pour un réseau neuronal. Pour améliorer les solutions existantes, les limitations de la performances des dispositifs mémoires sont identifiés et résolus avec des nouveaux empilements ou en fournissant des défauts de circuits tolérants.

Les mémoires vives à changement de résistance (ReRAM de l'anglais Resistive Random Access Memories) attirent fortement l'attention car elles sont considérées comme unes des plus prometteuses pour la prochaine génération de composants. Ceci est du à leurs basse consommation de puissance, leurs vitesse de commutation élevée et leurs potentiel pour devenir une mémoire à haute densité compatible avec la technologie CMOS. Ces mémoires se basent sur l'effet de commutation résistive (RS de l'anglais resistive switching) qui est un changement réversible de la résistivité contrôlé par un champ électrique externe. Il a été proposé que le RS soit couplé avec la migration de lacunes d'oxygène qui permet de générer, de façon réversible, un canal de conduction dans l'oxyde. Plusieurs expériences ont été menées pour élucider les mécanismes de la commutation pendant les dernières années sans aucune conclusion définitive sur le mécanisme sous jacent au RS. Le principal objectif de ce travail est de comprendre les mécanismes physiques qui contrôlent le RS et de pointer quels sont les paramètres clés qui pourraient améliorer la performance des dispositifs d'un point de vue technologique. Dans cette mémoire nous présentons des études de RS dans différentes interfaces métal/oxyde en utilisant de l'or, de l'argent et du platine comme métaux et des oxydes complexes : YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) et La0.7Sr0.3CoO3 (LSCO). Ces oxydes ont été choisis car ce sont des systèmes à électrons fortement corrélés ayant des propriétés physiques qui dépendent fortement de la Stœchiométrie d'oxygène. Ils ont une structure similaire (type pérovskite) et une haute mobilité d'oxygène. Nous avons réalisé la validation du principe de fonctionnement pour chaque type de jonction et expliqué le RS en utilisant un modèle de diffusion de lacunes d'oxygène assisté par champ électrique. Nous avons caractérisé ensuite le mécanisme de conduction des jonctions qui suit une conduction dominé par un effet Poole-Frenkel dans YBCO et par un mécanisme type SCLC dans LSCO. La faisabilité des dispositifs de mémoire dans ces jonctions a été testée atteignant des répétitivités élevées avec une consommation de puissance optimale avec plus de 103 commutations RS réussies. Nous avons également étudié l'effet d'accumulation d'impulsions électriques cycliques d'amplitude croissante sur l'état de résistance de la mémoire non-volatile de la jonction. On a trouvé une relation entre l'amplitude du RS et le nombre d'impulsions appliquées pour une amplitude et une température fixées. Cette relation est similaire à l'équation de Basquin qui décrit la loi d'endommagement dans les essais mécaniques de fatigue reliant la contrainte appliquée au nombre de répétitions de la sollicitation (temps de vie). Ceci fait ressortir la similarité de la physique du RS et de la propagation de défauts dans les matériaux soumis à des contraintes mécaniques cycliques. Finalement, nous avons analysé l'évolution temporelle de l'état résistif rémanent dans l'interface oxyde-métal. Le temps de relaxation peut se décrire par une loi exponentielle étendue qui est caractérisée par un exposant d'étirement près de 0.5. Nous trouvons que les temps caractéristiques augmentent avec la température et la puissance appliquée ce qui veut dire que ce n'est pas un phénomène classique d'activation thermique. Les résultats mettent clairement en évidence la relation entre le RS et la diffusion de lacunes d'oxygène dans une surface avec une densité de pièges dépendante de la température et qui peut correspondre physiquement à la diffusion aux joints de grains
Resistive Random Access Memories (RRAM) have attracted significant attention recently, as it is considered as one of the most promising candidates for the next generation of non-volatile memory devices. This is due to its low power consumption, fast switching speed and the ability to become a high density memory compatible with the conventional CMOS processes. The working principle of this kind of memories is the resistive switching (RS) which is simply the controlled reversible change in the resistivity of a junction generated by an external electric field. It has been proposed that the RS is coupled with the migration of oxygen vacancies generating a reversible conduction path inside the oxide. Many experiments have been done to address the switching mechanism during the last decade without any conclusive answer of what is the physical mechanism beneath the RS. The main goal of the present work it's to understand the physical mechanism that control the RS and to point out which are the key parameters that can help improve the performance of the memory devices from a technological point of view. In this dissertation we report on the studies of the RS in different interfaces metal/oxide where we have utilized gold, silver and platinum as metal and as complex oxides: YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) y La0.7Sr0.3CoO3 (LSCO). This oxides have been chosen because all of them are strongly correlated compounds with physical properties strongly dependent of their oxygen stoichiometry. They also have a similar crystalline structure (perovskite type) and a high oxygen mobility. We realized the proof of concept for each type of junction successfully and explain the RS effect and explained the RS utilizing an electric assisted diffusion of oxygen vacancies model. We characterized them the conduction mechanism of the junctures with a conduction dominated by the Poole-Frenkel effect in the YBCO and by the SCLC mechanism in the LSCO. The feasibility of the memory devices in this junctions have been tested reaching high repeatability with optimize power consumption with more than 103 successful switching events. We have also studied the effects of accumulating cyclic electrical pulses of increasing amplitude on the non-volatile resistance state of the junctions. We have found a relation between the RS amplitude and the number of applied pulses, at a fixed amplitude and temperature. This relation remains very similar to the Basquin equation use to describe the stress-fatigue lifetime curves in mechanical tests. This points out to the similarity between the physics of the RS and the propagation of defects in materials subjected to repeated mechanical stress. This relation can be used as the basis to build an error correction scheme. Finally, we have analyzed the time evolution of the remnant resistive state in the oxide-metal interfaces. The time relaxation can be described by a stretched exponential law that is characterized by a power exponent close to 0.5. We found that the characteristic time increases with increasing temperature and applied power which means that this is not a standard thermally activated process. The results are a clear evidence of the relation between RS and the diffusion of oxygen vacancies on a two-dimensional surface with a temperature-dependent density of trapping centers, which may correspond, physically, to the diffusion along grain boundaries
Las memorias resistivas están entre los principales candidatos a ser utilizados como elementos en una nueva generación de memorias no volátiles. Esto se debe a su bajo consumo energético, una alta velocidad de lectura/escritura y a la posibilidad de lograr memorias de alta densidad compatibles con los procesos de la tecnología CMOS actual (por sus siglas en inglés: Complementary Metal–Oxide–Semiconductor).El funcionamiento de estas memorias se basa en la conmutación resistiva (CR), que consiste en el cambio controlado de la resistencia de una interfase metal-óxido a través de estímulos eléctricos. Si bien hasta el presente no se ha podido determinar con certeza el mecanismo físico que controla la CR, se piensa que está basado en el movimiento de vacancias de oxígeno que formarían de manera reversible zonas de alta/baja conducción dentro del óxido.La presente tesis tiene como objetivo principal entender los mecanismos físicos que gobiernan a la CR y poner en evidencia algunos de los aspectos esenciales que pueden contribuir a lograr dispositivos útiles desde el punto de vista tecnológico.Para ello se han realizado estudios de las características principales de la CR para distintas interfases metal-óxido a distintas condiciones de temperatura. Se han utilizado Au, Pt y Ag como metales y los siguientes óxidos complejos YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) y La0.7Sr0.3CoO3 (LSCO). Se han elegido estos óxidos complejos debido a que presentan características similares, como ser materiales fuertemente correlacionados con una estructura cristalina tipo perovskita y una alta movilidad de oxígenos, lo que afecta muchas de sus propiedades físicas, ya que dependen fuertemente de la estequiometría.Nuestros resultados han demostrado la existencia de una CR bipolar en todos estos sistemas. Ésta es explicada satisfactoriamente a través de un modelo de difusión de vacancias de oxígeno asistidas por campo eléctrico.Se han caracterizado las interfases como dispositivos de memoria, estudiando sus mecanismos de conducción, encontrándose una conducción dominada por un mecanismo del tipo Poole-Frenkel para la muestra de YBCO y una conducción del tipo SCLC para el LSCO y el LSMO. Adicionalmente, se ha conseguido una alta durabilidad y repetitividad en el funcionamiento de estas junturas como dispositivos de memoria,vgracias a la optimización en el protocolo utilizado para escribir/borrar, lográndose más de 103 conmutaciones consecutivas sin fallas en dispositivos bulk.También se ha estudiado el efecto de la acumulación de pulsos idénticos en las interfases obteniéndose una relación entre la amplitud de la CR y el número de pulsos aplicado a amplitud y temperatura fijas. Luego de someter la interfase a ciclos de fatiga eléctrica, se ha encontrado una similitud entre la evolución de la resistencia remanente en esta con la propagación de defectos en un metal sometido a pruebas de fatiga mecánica. Esta relación puede ser usada como base para generar un algoritmo de corrección de errores y para mejorar la efectividad y el consumo de energía de estos dispositivos de memoria.Finalmente, se han realizado estudios sobre la evolución temporal de cada estado de resistencia. Hemos demostrado que sigue una ley exponencial estirada con un exponente cercano a 0.5 y un tiempo característico dado, que depende tanto de la temperatura como de la potencia utilizada. Estos resultados implican que la evolución temporal no está dominada por un proceso estándar de difusión térmicamente activado. La difusión de vacancias de oxígeno ocurre en una superficie con una densidad de trampas que depende de la temperatura, donde dicha superficie correspondería físicamente a los bordes de grano del óxido

Les mémoires non-volatiles à grille flottante sont utilisées pour le stockage d'information sous la forme d'une charge électrique contenue dans la grille flottante d'un transistor. Le comportement de ces dispositifs mémoire est fortement lié aux propriétés de leur oxyde tunnel, qui permet à la fois le passage de cette charge lors d'opérations de programmation ainsi que sa rétention en l'absence d'alimentation électrique. Au cours de ce travail, des mesures de courant tunnel ont été réalisées sur des capacités semiconducteur-oxyde-semiconducteur de grande surface représentatives de la zone d'injection des cellules mémoire. L'application de pulses courts sur la grille de ces structures de test, au cours desquels le courant peut être mesuré en temps réel, a permis de mettre en évidence les principales propriétés transitoires et stationnaires pouvant affecter le fonctionnement des dispositifs mémoire. L'effet de la dégradation des oxydes tunnel, qui impacte le comportement des cellules mémoire lors des opérations de programmation et de la rétention, a été observé et interprété dans le cas d'un stress à tension constante. Les résultats obtenus sur les capacités de grande surface ont pu être utilisés dans le cadre d'une modélisation de cellules EEPROM
Floating gate non-volatile memory devices are used to store data under the form of an electric charge contained in the floating gate of a transistor. The behavior of these memory devices is strongly linked to the properties of their tunnel oxide, which allows the transit of this charge during write/erase operations as well as its retention while the transistor is not polarized. During this work, tunneling current measurements have been performed on large area semiconductor-oxide-semiconductor capacitors that are representative of the injection zone of memory cells. The application of short pulses to the gates of these test structures, during which the current can be measured as a function of time, allowed the observation of the main transient and steady-state properties that can affect the functioning of memory devices, The effect of tunnel oxide degradation, which impacts the behavior of memory cells during write/erase operations as well as data retention, has been observed and interpreted in the case of a constant voltage stress. The results obtained on large area capacitors have been used to model EEPROM cells

"L’industrie nano repousse constamment les limites de la miniaturisation. Pour les systèmes CMOS à mémoires non-volatiles, des phénomènes qui étaient négligeables autrefois sont à présent incontournables et nécessitent des modèles de plus en plus complexes pour décrire, analyser et prédire le comportement électrique de ces dispositifs.Le but de cette thèse est de répondre aux besoins de l’industriel, afin d’optimiser au mieux les performances des produits avant et après les étapes de production. Cette étude propose des solutions, comme des méthodes de test innovantes pour des technologies telles que les mémoires non-volatiles EEPROM embarquées.La première méthode proposée, consiste à extraire la densité de pièges (NiT) générée, au cours du cyclage, dans l’oxyde tunnel de cellules EEPROM, à partir d’une Macro cellule de test reprenant toutes les caractéristiques d’un produit fini. Les résultats expérimentaux sont ensuite injectés dans un modèle analytique décrivant le phénomène de SILC (Stress Induced Leakage Current) qui est le principal effet issu de ces pièges. La densité de pièges en fonction du nombre de cycles est ensuite extraite par interpolation entre les courbes expérimentales et les courbes simulées par le modèleLa seconde méthode propose une étude de corrélation statistique entre le test traditionnel de mise en rétention et le test de stress électrique aux bornes de l’oxyde tunnel, proposant des temps d’exécution bien plus courts. Cette étude se base sur les populations de cellules défaillantes à l’issue des deux tests. C’est en comparant les distributions sur ces populations qu’une loi de corrélation apparaît sur la tendance comportementale des cellules."
The nano industry constantly extends the size limits, especially for CMOS devices with embedded non-volatile memories. Each size reduction step always induces new challenges caused by phenomenon which were previously negligible. As a result, more complex models are required to describe, analyze and predict as well as possible the electrical behaviors. The main goal of this thesis is to propose solutions to the industry in term of test, to optimize the performances before and after the whole process steps. Thus, this study proposes two innovative methodologies dedicated to embedded non-volatile EEPROM memories based devices.The first of them consists in to extract the post-cycling generated tunnel oxide traps density (NiT), directly from a macro cell. The experimental results are then used to be compared with an analytical model calculation which perfectly describes the Stress Induced Current phenomena (SILC). This electrical current directly comes from the generated traps inside the cells tunnel oxide. An interpolation is then done between the model and the experimental resulting curves, to extract the tunnel oxide traps density.The second study proposes a method of statistical correlation between the traditional retention test and testing of electrical stress across the tunnel oxide which has shorter execution time. This study is based on cell populations after failing both tests. By comparing the distributions of these populations a correlation law appears between the cells behavioral tendencies. Following this study the replacement of long retention tests by shorter electrical stress tests may be considered

Ce travail de thèse traite des différents phénomènes de dégradation que peuvent subir les transistors MOS suivant leurs applications sur les technologies CMOS avec mémoires non-volatiles embarquées. Les transistors MOS pour application aux mémoires non volatiles à stockage de charge qui sont enclins à des mécanismes de dégradation spécifiques liés à l’utilisation de la haute tension, ont été étudiés. De plus, des variations de procédés de fabrication ou d’architectures, peuvent avoir un impact sur les mécanismes de dégradation des transistors MOS. En effet, plusieurs modifications des étapes de fabrication peuvent être apportées dans le but d’améliorer les performances des MOSFETs. Le cas des transistors digitaux pour application faible consommation a été considéré ici avec comme objectif principal d’augmenter la mobilité des porteurs dans le canal des transistors MOS. Aussi, suite à certaines limites de l’architecture conventionnelle des transistors MOS, des études ont été menées sur les transistors analogiques et digitaux présentant de nouvelles architectures ayant pour but la suppression de l’effet « hump » ou la réduction de l’aire totale du transistor en déplaçant le contact de grille au-dessus de la zone active
This thesis focuses on various degradation phenomena that can impact MOS transistors according to their applications on CMOS technologies with embedded non-volatile memories. The transistors used in order to apply potentials greater than 10V in programming and erasing steps of charge storage non-volatile memories have been studied. These transistors are impacted by specific degradation mechanisms due to the use of high voltage. Moreover, manufacturing processes can be modified in order to improve MOSFETs performances, and thus, these variations may have an impact on the degradation mechanisms of MOS transistors. Therefore, several process steps of digital transistor for low power application were changed in order to increase carrier mobility. Furthermore, due to limitations of MOS transistors conventional architecture, new architectures have been proposed for analog and digital transistors in order to remove the "hump" effect or reduce the total area of transistor by moving the gate contact over active area

De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Dans ce contexte, cette thèse traite de l’étude de la fiabilité des mémoires non-volatiles à grille flottante de type NOR Flash. Après une introduction mêlant l’état de l’art des mémoires non volatiles et la caractérisation électrique des mémoires Flash, une étude sur l’effet des signaux de polarisation a été menée. Un modèle a été développé afin de modéliser la cinétique de la tension de seuil durant un effacement. L’effet de la rampe d’effacement a été montré sur les cinétiques mais aussi sur l’endurance. Une étude sur la durée de vie de l’oxyde tunnel a ensuite montré l’importance de l’utilisation d’un stress dynamique. Nous avons caractérisé cette dépendance en fonction du rapport cyclique et du champ électrique appliqué. Enfin l’endurance de la cellule mémoire Flash a été étudiée et les effets de la relaxation durant le cyclage ont été analysés
Many specific applications used in automotive, medical and spatial activity domains, require a high reliability level. In this context, this thesis focuses on the study of floating gate non-volatiles memories reliability more precisely in NOR Flash architecture. After an introduction mixing the state of art of non-volatiles memories and the electrical characterization of Flash memories, a study on the polarization signals effect has been led. A model has been developed in order to model the threshold voltage kinetic during an erase operation. The erasing ramp effect has been shown on kinetics and also on cycling. Then, a study on the tunnel oxide lifetime has shown the importance of relaxation during stress. This dependence has been characterized as a function of duty cycle and the electric field applied. Finally, Flash memory cell endurance has been explored and the relaxation effects during the cycling has been analyzed

De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Dans ce contexte, cette thèse traite de l’étude de la fiabilité des mémoires non-volatiles à grille flottante de type NOR Flash. Après une introduction mêlant l’état de l’art des mémoires non volatiles et la caractérisation électrique des mémoires Flash, une étude sur l’effet des signaux de polarisation a été menée. Un modèle a été développé afin de modéliser la cinétique de la tension de seuil durant un effacement. L’effet de la rampe d’effacement a été montré sur les cinétiques mais aussi sur l’endurance. Une étude sur la durée de vie de l’oxyde tunnel a ensuite montré l’importance de l’utilisation d’un stress dynamique. Nous avons caractérisé cette dépendance en fonction du rapport cyclique et du champ électrique appliqué. Enfin l’endurance de la cellule mémoire Flash a été étudiée et les effets de la relaxation durant le cyclage ont été analysés
Many specific applications used in automotive, medical and spatial activity domains, require a high reliability level. In this context, this thesis focuses on the study of floating gate non-volatiles memories reliability more precisely in NOR Flash architecture. After an introduction mixing the state of art of non-volatiles memories and the electrical characterization of Flash memories, a study on the polarization signals effect has been led. A model has been developed in order to model the threshold voltage kinetic during an erase operation. The erasing ramp effect has been shown on kinetics and also on cycling. Then, a study on the tunnel oxide lifetime has shown the importance of relaxation during stress. This dependence has been characterized as a function of duty cycle and the electric field applied. Finally, Flash memory cell endurance has been explored and the relaxation effects during the cycling has been analyzed

Depuis une vingtaine d'années, l'industrie de la microélectronique et en particulier le marché des mémoires non-volatiles connaît une évolution considérable, en termes d'augmentation de la capacité d'intégration et de diminution du prix de revient. Ceci a permis au grand public d'accéder aux produits électroniques (téléphones portables, baladeurs MP3, clés USB, appareils photos numériques...) qui connaissent actuellement un énorme succès. Cependant, la miniaturisation des mémoires Flash risque de rencontrer des limitations. C'est pourquoi les industriels et les laboratoires recherchent actuellement de nouvelles voies qui permettraient de prolonger la durée de vie de ces dispositifs. Dans ce contexte, l'objectif premier de cette thèse est l'étude expérimentale et théorique des mémoires non-volatiles à nanocristaux de silicium. Nous avons montré les différentes possibilités d'intégration des nanocristaux de silicium à partir d'un procédé de fabrication standard. Un démonstrateur Flash NOR 32 Mb à nanocristaux de silicium a été réalisé à partir d'un produit ATMEL. Nous nous sommes ensuite intéressés à la caractérisation électrique des cellules et matrices mémoires. Une étude exhaustive de l'influence des conditions de programmation ainsi que des paramètres technologiques sur les performances électriques a été menée. La modélisation de l'effacement Fowler-Nordheim et du « gate disturb » a permis de comprendre l'influence de certains de ces paramètres. Concernant l'écriture par porteurs chauds, nous avons étudié l'influence des conditions d'écriture sur la localisation de la charge à l'aide de simulations TCAD et d'un modèle analytique couplé à des mesures expérimentales.

La présence de mémoires non volatiles dans les circuits Smartpower a rendu indispensable le test systématique de la rétention de données sur 100% des composants. L'application des tests classiques sur de forts volumes a pour inconvénient d'allonger la durée de test. Ce travail présente un nouveau test de rétention de données de mémoires non volatiles. Dans une première partie, nous avons dressé l'état de l'art des défauts intrinsèques et extrinsèques de ces mémoires ainsi que de leurs tests de fiabilité. Puis nous avons étudié sur un lot d'ingénierie la rétention de données de la mémoire par les voies classiques du vieillissement thermique pour des températures allant de l'ambiante à 300°C sur une période de 7000h. Cette étude nous a permis de discriminer entre cellules intrinsèques et extrinsèques pour valider un nouveau test en rétention de données, dont la durée est considérablement raccourcie par rapport au test thermique. Ce test se comptera en seconde après optimisation et pourra être implanté en production.

La présence de mémoires non volatiles dans les circuits Smartpower a rendu indispensable le test systématique de la rétention de données sur 100% des composants. L’application des tests classiques sur de forts volumes a pour inconvénient d’allonger la durée de test. Ce travail présente un nouveau test de rétention de données de mémoires non volatiles. Dans une première partie, nous avons dressé l’état de l’art des défauts intrinsèques et extrinsèques de ces mémoires ainsi que de leurs tests de fiabilité. Puis nous avons étudié sur un lot d’ingénierie la rétention de données de la mémoire par les voies classiques du vieillissement thermique pour des températures allant de l’ambiante à 300°C sur une période de 7000h. Cette étude nous a permis de discriminer les cellules pour valider un nouveau test en rétention de données, dont la durée est considérablement raccourcie par rapport au test thermique. Ce test se comptera en seconde après optimisation et pourra être implanté en production
The introduction of non volatile memory in Smartpower circuits has made necessary systematic 100% die data retention test. Usual tests operated on high production volume increase drastically test time. In this work, we propose a new data retention test on non volatile memory. In a first part, we present a state of the art relative to intrinsic and extrinsic NVM defects and to reliability tests. In a second part, we studied thermal NVM data retention behaviour on engineering lot ranging from ambient temperature to 300°C during 7000h. This study allows cell discrimination to validate a new data retention test which time is strongly reduced compare to the thermal one: after optimisation phases, test time will be about few seconds and then will be implemented in production flow

Les objectifs de cette thèse sont de concevoir et de développer des mémoires non volatiles à grille flottante qui répondent aux critères de bas coût et basse consommation compatibles avec un procédé CMOS logique. Afin de réaliser cela, un état de l’art a mis en exergue les cellules les plus « performantes » dans cette technologie. Ceci a mis en évidence les qualités et les défauts de chacune d’entre elles et a permis de cibler les points principaux à respecter et servira d’étalon pour développer les cellules mémoires de ce travail. A la suite de cela, une méthodologie de calibration, utilisable pour n’importe quel dispositif à semi-conducteur, a été développée. Cette méthodologie a été mise en pratique sur une cellule EEPROM, qui a servi de base pour la conception des cellules mémoires de ce manuscrit. Ensuite, l’étude d’une cellule mémoire simple poly-silicium double implant a été exposée. Cette cellule a été développée de son concept de fonctionnement jusqu’à sa validation électrique sur silicium. Le procédé de fabrication proposé permet de réaliser une cellule mémoire de type simple poly-silicium dans une technologie CMOS logique. De plus, la consommation de cette cellule s’accorde parfaitement avec les critères de basse consommation. Enfin, cette cellule présente une taille de seulement 1,1 μm² dans une technologie 0,13 μm ce qui en fait la plus petite qu’il soit pour ce type mémoire. Parallèlement à ce travail, une autre cellule simple poly-silicium, qui se décline en deux versions, a été proposée. Ces cellules possèdent la particularité d’être réalisées dans une tranchée d’isolation. Ceci renforce la notion de faible coût car, tout en restant compatible avec un procédé CMOS logique, la surface d’une cellule unitaire peut être réduite. Toutes les briques élémentaires pour concevoir la cellule sont validées électriquement et mettent en évidence des résultats très encouragents en ce qui concerne sa consommation en énergie. Tous les dispositifs présentés lors de ce travail ont révélé un comportement électrique intéressant. Les principales perspectives de ce travail seraient d’améliorer ces deux concepts afin de les industrialiser
The objectives of this thesis are to conceive and to develop non volatile memories with floating gate which are low cost, low voltage consumption and compatible with a CMOS standard logic process. In order to be carried out, a state of the art has put forth the cells which are “high-achieving” in this technology. This has permitted to see the qualities and the defects of the cells and enabled to target the main points which need careful consideration. From this onwards, a calibration methodology, usable for any semi conductor device, has been developed. This methodology was put into practice on an EEPROM cell, which served as the foundations for the development of the memory cells, throughout this paper. Furthermore, a single poly silicon double implant memory cell has been studied. This cell has been developed from its operating concept to its electric validation on silicon. The manufacturing process suggested gave way to a single poly-silicon memory cell in a CMOS logic technology. In addition, the cell consumption is in perfect accordance with the low voltage consumption criteria. Finally, this cell is interesting in regards to its size which is only 1,1 μm² in a technology of 0,13 μm. This makes it the smallest existing cell for this particular type of memory. In parallel to this work, another single poly silicon cell, which exists in two different versions, has been suggested. These cells have the particularity to be created in a shallow trench isolation. This reinforces the idea of low cost because the surface of the unit cell can be reduced but at the same time remains compatible with a CMOS standard logic process. All the basics needed to create this cell have been validated electrically and give way to encouraging energy consumption results. The outlook for this work would be to improve the two developed concepts in order to have them industrialized

Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robuste
With the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust

Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robuste
With the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust

Avec la miniaturisation des composants et des technologies toujours plus agressives en termes de dimensions, les mémoires flash font face à des problèmes d’intégration de plus en plus complexes, engendrant des coûts élevés, notamment en 28nm FD-SOI et au-delà. Le marché des mémoires intégrées non-volatiles s’oriente donc vers des solutions novatrices en plein développement, plus attractives en termes de coûts et offrant une grande marge d’évolution. On retrouve notamment les mémoires ma-gnétiques (MRAM), résistives (RRAM) ou encore à changement de phase (PCM). Cependant, la compétitivité de ces mémoires étant directement liée à leur taille et leur coût, l’un des défis majeurs est l’intégration d’un sélecteur à la fois compact, per-formant et peu coûteux. L’entreprise STMicroelectronics, partenaire de cette thèse, a choisi de s’orienter vers les mémoires de type PCM. Les sélecteurs sont des com-posants critiques dans le fonctionnement de ce type de mémoires. Dans ce contexte, les travaux de cette thèse s’articulent autour de trois types de sélecteurs pour mé-moires PCM : le transistor MOS, la diode, et le transistor bipolaire. Chacun de ces sélecteurs possède ses avantages et ses inconvénients. Le fonctionnement et l’intégration en technologie 28nm FD-SOI de ces sélecteurs est étudié, développé, puis caractérisé, et enfin des axes d’améliorations potentiels sont proposés dans chaque partie
With the miniaturization of components and technologies ever more aggressive in terms of dimensions, flash memory face increasingly complex integration problems, generating high costs, especially in 28nm FD-SOI and beyond. The non-volatile integrated memory market is therefore moving towards innovative solutions in full development, more attractive in terms of costs and offering a large margin of evolution. We find, in particular, magnetic (MRAM), resistive (RRAM) and phase change (PCM) memories. However, the competitiveness of these memories being directly related to their size and cost, one of the major challenges is the integration of a selector at the same time compact, performing and inexpensive. The company STMicroelectronics, partner of this thesis, chose to move towards PCM type memories. The selectors are critical components in the operation of this type of memory. In this context, the work of this thesis revolves around three types of selectors for PCM memories: the MOS transistor, the diode, and the bipolar transistor. Each of these selectors has its advantages and disadvantages. The operation and integration in 28nm FD-SOI technology of these selectors is studied, developed, then characterized, and finally, potential improvement axes are proposed in each part

Cette thèse étudie divers aspects de la fiabilité des mémoires, notamment les tests en endurance et les tenues en rétention sur des mémoires Flash, en architectures NOR et NAND. Nous abordons différentes méthodes de programmation existantes dans la littérature, à savoir l'utilisation de signaux très courts et un algorithme de programmation intelligent, que nous avons appliquées sur nos cellules mémoires afin de réduire la dégradation qu'elles subissent lors des phases successives de programmation /effacement. Les améliorations observées n'étant pas significatives, nous n'avons pas choisi d'utiliser de tels signaux dans la suite de notre étude. Nous présentons également une théorie des signaux optimisés qui n'a pas été approfondie ici mais que nous avons étudiée dans une étude préalable à cette thèse. Nous présentons ensuite une modélisation des pertes de charges en rétention à partir d'équations simples de types Fowler-Nordheim et Poole-Frenkel qui se superposent et respectivement prépondérantes à des temps de rétention élevés (t>200h) et courts (t<200h). Nous proposons enfin une étude des perturbations intervenant dans une matrice mémoire, à la fois du point de vue des tensions électriques appliquées sur les cellules mais aussi du point de vue des capacités de couplages parasites. Nous avons dans un premier temps évalué les valeurs de perturbation de grille sur des cellules mémoires Flash en architecture NOR puis NAND avant de traiter des capacités parasites entre cellules dans une matrice. Nous avons été amenés à étudier ces capacités dans la cadre de l'étude des dégradations excessives des cellules inhibées lors de tests en endurance pour certaines conditions process non-optimisées. Nous avons pour cela développé une simulation TCAD bidimensionnelle à partir des étapes process réelles que nous avons ensuite calibrée sur des mesures sur silicium. Enfin cette simulation a été complétée par une prise en compte des capacités parasites de couplage, extraites sur une simulation tridimensionnelle d'une matrice 3x3 de cellules mémoires. Les valeurs de ces capacités ont été validées par des mesures sur des structures de test spécifiques et par calcul géométrique. Notre simulation bidimensionnelle émule donc un comportement tridimensionnel tout en restant dans une rapidité de calcul liée à une simulation 2D. Nous avons ainsi pu développer des simulations électriques permettant de visualiser le phénomène d'inhibition des cellules, tout au long de l'application des diverses polarisations sur la structure.

La redistribution du bore (implantation après dépôt) et du phosphore (dopage in situ pendant le dépôt) a été étudiée lors de la cristallisation d'une couche submicronique de silicium amorphe déposée par LPCVD (Low Pressure Chemical Vapor Déposition). Les traitements thermiques de cristallisation ont été effectués sous vide et dans une gamme de température allant de 450 à 800°C. La cinétique de cristallisation est accélérée en présence de bore (B) et de phosphore (P). Pendant les traitements thermiques, le B est redistribué dans la couche de manière significative, avant et après cristallisation totale. La présence de P ralentit la cinétique de redistribution du B quelle que soit la température du recuit. Pour les traitements thermiques à haute température, bien que la distribution initiale du P avant recuit soit homogène dans toute la couche, le P migre vers les zones fortement concentrées en B. Le matériau étudié constitue la grille flottante d'une mémoire non volatile de type EEPROM
Boron (implanted after deposition) and phosphorus (in situ doping) redistribution during crystallization of a LPCVD (Low Pressure Chemical Vapor Deposition) submicronic amorphous silicon layer, have been studied. Thermal annealings have been performed under vacuum and in the 450-800 °C temperature range. The crystallization kinetics is enhanced both in the presence of boron (B)and phosphorus (P). During crystallization annealing, B redistributes significantly both before and after complete crystallization is achieved. In the presence of P, B redistribution kinetics is retarded whatever the temperature. For high-temperature thermal annealing, even though P initial profile is constant through the layer, P diffuses towards the regions of high B concentration. The material we studied is the floating gate of EEPPROMs non volatile memory device

Les limites rencontrées par les dernières générations de mémoires Flash et DRAM (Dynamic Random Access Memory) nécessitent la recherche de nouvelles variables physiques (autres que la charge et la tension), de nouveaux dispositifs ainsi que de nouvelles architectures de circuits. Plusieurs dispositifs à résistance variable sont très prometteurs. Parmi eux, les OxRRAMs (Oxide Resistive Random Access Memory) et les CBRAMs (Conductive Bridge Random Access Memory) sont de sérieux candidats pour la prochaine génération de mémoire dense. Ce travail se concentre donc sur le rôle des mémoires résistives (OxRRAM et CBRAM) dans les mémoires embarquées et plus particulièrement dans les FPGAs. Pour cela, nous avons développé un modèle compact, outil indispensable à la conception de circuits intégrés. Ensuite, nous avons conçus de nouveaux circuits non volatiles tels que des flips-flops (NVFF), des tables de correspondance (NVLUT), des commutateurs 2x2 ainsi que des SRAMs (NVSRAM). Ces structures ont finalement été simulées dans le cas d’un FPGA, afin de vérifier l’impact de celles-ci sur la surface, le délai ainsi que la puissance. Nous avons comparé les résultats pour un FPGA à base de NVLUTs utilisant une structure 1T-2R composée de CBRAMs par rapport à un FPGA plus classique utilisant des SRAMs. Nous réduisons ainsi la taille de 5%, la consommation de 18% et améliorons la vitesse de fonctionnement de 24%. La thèse aborde la modélisation compacte, la conception des circuits, et l’évaluation de systèmes incluant des mémoires résistives
The grave challenges to future of traditional memories (flash and DRAM) at 1X nm regime has resulted in increased quest for new physical state variables (other than charge or voltage), new devices and architectures offering memory and logic functions beyond traditional transistors. Many thin film devices with resistance change phenomena have been extensively reported as ’promising candidates’. Among them, Ox- ide Resistive Memory (OxRRAM) and Conductive Bridge Resistive Memory (CBRAM) are leading contenders for the next generation high density memories. In this work, we focus on the role of Resistive Memories in embedded memories and their impact on FPGAs in particular. We begin with the discussion on the compact modeling of resistive memory devices for design enabling, we have designed novel circuits of non- volatile flip-flop (NVFF), non-volatile look-up table (NVLUT), non-volatile 2x2 switch and non-volatile SRAM (NVSRAM) using Resistive Memories. We simulated the impact of these design structures on the FPGA system assessing the performance parameters of area, delay and power. By using the novel 1T-2R memory element concept of CBRAMs in FPGAs to implement Look-up Tables (NVLUT), we would scale down the area impact by 5%, enhance speed by 24% and reduce the power by 18% compared to SRAM based FPGAs. The thesis addresses aspects of compact modeling, circuit design and system evaluation using resistive memories

Les implants cardiaques tels que les défibrillateurs implantables sont des appareils permettant de sauver la vie dans le cas de troubles de l’arythmie cardiaque soudaine. Tandis que dans le cas des attaques cardiaques, les implants CRT sont utilisés pour rétablir la cadence de la contraction cardiaque. De tels traitements consistent en l’application de stimulations locales au tissue cardiaque via des électrodes se trouvant dans les sondes de stimulation. Ces dernières se présentent soit dans une configuration unipolaire ou bipolaire qui ont prouvé leur efficacité pour stimuler le ventricule droit et l’oreillette droite ; des études ont montré l’efficacité de la sonde multi-électrode dans la stimulation du ventricule gauche indispensable pour la resynchronisation cardiaque. Cette thèse traite de la conception et l’optimisation d’un système multi-électrodes capable d’éviter les limitations et les contraintes liées à la stimulation du ventricule gauche. Tout d’abord, une réalisation de ce système cette est présentée et fabriqué dans une technologie 0.18 µm. Le circuit a également un protocole de communication spécifique. Il permet une opération basse consommation et une configuration rapide. Ensuite, la conception et la réalisation d’une unité de configuration par défaut est présentée. Cette unité assure la compatibilité de notre sonde avec les stimulateurs cardiaques du marché. Finalement, une étude pour l’adaptation et l’intégration des technologies mémoire non-volatile dans la sonde est présentée. De telles technologies améliorent considérablement le système en évitant le besoin de reconfiguration des sondes et en conséquence réduire la latence et la consommation
Cardiac implants like ICD are life saving devices for cardiac arrhythmias. In other conditions like heart failure, CRT implants are prescribed to restore the heart rhythm. Such treatment consists of the delivery of electrical stimuli to the cardiac tissue via electrodes in the stimulation lead. Conventionally the stimulation lead come either in unipolar or bipolar configuration which have been found to be sufficient for pacing the right atrium and right ventricle, studies have shown the benefits of a multi-electrode system for pacing left ventricle essential for cardiac resynchronization. This thesis discusses the design and optimization of a multi-electrode system capable of alleviating the limitations and constraints related to left ventricular stimulation. We first present implementation of such system that was taped out in 0.18 µm technology. The chip also features a specially designed communication protocol which enables low power operation and quick configuration. Thereafter we present the design and implementation of a default connection unit to ensure the compatibility of our multi-electrode lead with in the market. This unit was taped out in 0.18 µm technology. Finally we present a proof of concept study for the adaptation and integration of non-volatile memory technologies within the multi-electrode system. The employment of such technologies enhanced our multi-electrode system by eliminating the repetitive configuration of electrodes, thereby saving power and reducing latency. This also included smaller area and compatibility with any pacemaker in the market. Through simulations we proved the feasibility of these technologies for our implant applications

Le marché de l’électronique flexible devrait atteindre un chiffre d’affaire de plus de 10 milliards de dollars à l’horizon 2020. La réalisation de circuits dotés de flexibilité mécanique accompagnera l’essor de nouvelles applications liées à l’internet des objets ou à l’électronique grande surface. Après la logique, la mémoire est un organe fondamental de tout système électronique. Dans cette thèse, nous nous sommes intéressés au développement de mémoires non-volatiles de type CBRAM (Conductive Bridge Random Acces Memory) pour les applications électroniques flexibles. Ces mémoires possèdent une structure MEM (Métal-Électrolyte-Métal) et font partie des mémoires non volatiles émergentes de type ReRAM (Resistive RAM). L’effet mémoire est basé sur une commutation de résistance due à des phénomènes d’oxydo-réduction et de migration ionique aboutissant à la formation/dissolution d’un filament conducteur dans l’électrolyte solide. La possibilité d’utiliser des verres de chalcogénures ou encore des polymères comme électrolytes solide offre à ces mémoires un avenir prometteur pour les applications flexibles. Après avoir passé en revue les différents matériaux exploités pour la réalisation de CBRAM, nous exposerons des travaux concernant la fabrication et la caractérisation de mémoires basées sur des électrolytes de GeS$_x$ et de Ge$_X$Sb$_Y$Te$_Z$ sur substrats de silicium. Les caractéristiques I-V obtenues (phénomènes de set et reset) sont ensuite confrontées à des simulations réalisées à l’aide d’un modèle électro-thermique qui considère le courant ionique comme facteur limitant. La dernière partie de ce travail est quant à elle dédiée au développement de mémoires flexibles
Flexible electronics market revenue is expected to exceed $10B by 2020. Duento their mechanical flexibility, flexible circuits will enable numerous developmentsnin various fields from internet-of-things applications to large area electronics. Besides logic devices, memory is the second fundamental component of any electronic system. During this thesis, we aimed at developing nonvolatile memories referred as CBRAM (Conductive-Bridge Random Access Memories) for flexible electronics applications. These devices consist in a simple Metal-Electrolyte-Metal structure. The memory effect relies on resistance switching due to the formation/dissolution of a metallic conductive filament within a solid electrolyte. The use of chalcogenide glasses or polymers layers as solid-electrolytes offers many opportunities for future for flexible applications. In a first part, memory devices based on of GeS$_x$ and de Ge$_X$Sb$_Y$Te$_Z$ solid electrolytes on silicon substrates we fabricated and electrically tested. Experimental results were then confronted to an electro-thermal model, based on ionic current, developed during this thesis. The final chapter of this manuscript is devoted to the development of flexible memories

Le marché de l’électronique flexible devrait atteindre un chiffre d’affaire de plus de 10 milliards de dollars à l’horizon 2020. La réalisation de circuits dotés de flexibilité mécanique accompagnera l’essor de nouvelles applications liées à l’internet des objets ou à l’électronique grande surface. Après la logique, la mémoire est un organe fondamental de tout système électronique. Dans cette thèse, nous nous sommes intéressés au développement de mémoires non-volatiles de type CBRAM (Conductive Bridge Random Acces Memory) pour les applications électroniques flexibles. Ces mémoires possèdent une structure MEM (Métal-Électrolyte-Métal) et font partie des mémoires non volatiles émergentes de type ReRAM (Resistive RAM). L’effet mémoire est basé sur une commutation de résistance due à des phénomènes d’oxydo-réduction et de migration ionique aboutissant à la formation/dissolution d’un filament conducteur dans l’électrolyte solide. La possibilité d’utiliser des verres de chalcogénures ou encore des polymères comme électrolytes solide offre à ces mémoires un avenir prometteur pour les applications flexibles. Après avoir passé en revue les différents matériaux exploités pour la réalisation de CBRAM, nous exposerons des travaux concernant la fabrication et la caractérisation de mémoires basées sur des électrolytes de GeS(x) et de Ge(x)Sb(y)Te(z) sur substrats de silicium. Les caractéristiques I-V obtenues (phénomènes de set et reset) sont ensuite confrontées à des simulations réalisées à l’aide d’un modèle électro-thermique qui considère le courant ionique comme facteur limitant. La dernière partie de ce travail est quant à elle dédiée au développement de mémoires flexibles
Flexible electronics market revenue is expected to exceed 10B dollars by 2020. Duento their mechanical flexibility, flexible circuits will enable numerous developmentsnin various fields from internet-of-things applications to large area electronics. Besides logic devices, memory is the second fundamental component of any electronic system. During this thesis, we aimed at developing nonvolatile memories referred as CBRAM (Conductive-Bridge Random Access Memories) for flexible electronics applications. These devices consist in a simple Metal-Electrolyte-Metal structure. The memory effect relies on resistance switching due to the formation/dissolution of a metallic conductive filament within a solid electrolyte. The use of chalcogenide glasses or polymers layers as solid-electrolytes offers many opportunities for future for flexible applications. In a first part, memory devices based on of GeS(X) and de Ge(X)Sb(Y)Te(Z) solid electrolytes on silicon substrates we fabricated and electrically tested. Experimental results were then confronted to an electro-thermal model, based on ionic current, developed during this thesis. The final chapter of this manuscript is devoted to the development of flexible memories

L'augmentation continue de la densite d'integration des memoires non-volatiles de type flash eeprom passe par la comprehension des mecanismes de degradation intervenant dans le cadre du fonctionnement de ces memoires. Nous avons pu correler les degradations observees sur des dispositifs elementaires (transistors et capacites) aux derives des caracteristiques de la cellule flash. Cette etude demontre que de nouveaux modes de fonctionnement devront etre envisages. Le mode d'effacement par la source, habituellement utilise, pose des problemes d'optimisation technologique pour les cellules de faible longueur de grille (generation de trous chauds difficile a controler). Il devra vraisemblablement etre remplace par l'effacement fn qui est plus fiable pour les criteres d'endurance et de retention apres endurance. Parmi les degradations observees, le probleme principal est l'augmentation de la perte de charge avec l'amincissement des dielectriques et avec la degradation de l'oxyde de grille lors des cycles ecriture/effacement. Face au premier probleme, la mise en place d'une fonction de rafraichissement periodique semble necessaire. Face au second probleme, l'effacement fn a ete optimise en minimisant le champ electrique dans l'oxyde de grille par l'utilisation d'impulsions trapezoidales. Des progres technologiques importants (dielectriques interpolysilicium deposes, isolation laterale de type box) ont ensuite ete introduits dans le procede de fabrication afin permettre une integration plus poussee. La validation de ces evolutions technologiques ouvre les portes de la generation de cellules flash 0. 25 m. Finalement, face au probleme d'augmentation de la densite d'integration, la programmation multi-niveaux est une solution simple dont la fiabilite a ete amelioree grace a la realisation d'un systeme de programmation convergente. La faisabilite d'un doublement de capacite memoire a alors ete demontree.

Les matériaux ferroélectriques présentent un regain d’intérêt pour de multiples applications en microélectronique. En particulier, en 2011, il a été découvert que l'oxyde d'hafnium présente un comportement ferroélectrique. Cela ouvre la voie vers des dispositifs de mémoire de faibles dimensions et compatibles CMOS. Le CEA-LETI étudie de nouveaux matériaux ferroélectriques à base d’oxyde d’hafnium pour des applications mémoire non-volatile. Il est nécessaire d’évaluer leur comportement ferroélectrique au travers de mesures électriques dédiées, et notamment d’extraire la polarisation ferroélectrique rémanente, image de la fenêtre mémoire pour un produit mémoire, le champ coercitif, la vitesse de commutation ou encore l’endurance des dispositifs mémoire. Deux matériaux, le Hf0.5Zr0.5O2 et le HfO2 dopé silicium, sont optimisés. Il est démontré que ces deux matériaux conservent leurs propriétés ferroélectriques dans le cadre d’une intégration complète dans le Back-End-Of-Line d’une technologique CMOS au noeud technologique 130nm. Ces dispositifs sont ensuite utilisés dans un circuit mémoire de 16kbit, basé sur une architecture FeRAM 1T-1C. Les distributions d’états mémoire à l’échelle de la matrice sont mesurées et sont suffisamment séparées pour définir une fenêtre mémoire de fonctionnement garantissant l’absence d’erreurs de lecture à l’échelle de la 16kbit. Pour finir, en faisant varier la surface des condensateurs et les tensions de programmation, nous pouvons extrapoler la fenêtre mémoire dans le cas de l’intégration de cette architecture 1T-1C à des noeuds plus agressifs, suivant la tendance de densification des circuits de l’industrie de la microélectronique actuelle
Ferroelectric materials are recently showing, since 2011, a novel appeal for microelectronic applications as it has been shown that, under specific crystal configuration, Hafnium-based dielectrics exhibit a ferroelectric behavior. This opens the way towards highly scalable and CMOS-compatible memory devices. CEA-LETI is currently investigating novel Hafnium-based ferroelectric materials for non-volatile memory applications. One need to evaluate their ferroelectric behavior through dedicated electrical characterization techniques, and in particular, to extract the remanent polarization, which is the direct picture of the memory window for a memory product, the coercive field, the programming speed and the endurance. Moreover, through the analysis of their ferroelectric performances, two materials, Hf0.5Zr0.5O2 and silicon-doped HfO2, are optimized. Furthermore, it is demonstrated that both materials remain ferroelectric after complete integration in the Back-End-Of-Line of a 130nm CMOS technology, with compatible thermal budget. These devices are then integrated in a 16kbit memory array, based on 1T-1C FeRAM architecture. A setup dedicated to this circuit’s characterization is developed and allows the measurement of binary state distributions of the bitcells. Both distributions are demonstrated fully separated, defining an operating memory window which guarantees no bitfails at the 16kbit scale. Finally, by measuring several capacitor surfaces at various programming voltages, one can extrapolate the expected memory window of this kind of 1T-1C architecture in more advanced nodes, following the ongoing trend of densification of industrial microelectronic circuits

Les mémoires Flash sont aujourd'hui incontournables pour le développement de l'électronique portable. C'est dans ce contexte que s'inscrit le travail de cette thèse. Il a été mené selon deux axes : l'étude de l'utilisation des high-k dans le diélectrique tunnel des mémoires Flash, et l'évaluation de matériaux à base de Hf en tant que couche de stockage. D'après nos résultats, la première solution nécessiterait une amélioration des propriétés de conduction et de piégeage des matériaux en diminuant leur défauts par des optimisations futures des procédés de fabrication. Nous avons établi des critères permettant de choisir parmi les nombreux candidats potentiels, ceux sur lesquels il faudrait continuer l'effort de recherche. La seconde solution a permis de mettre en évidence les très bonnes propriétés de Hf 02 en tant que couche de stockage. Ce matériau permet d'avoir une très bonne rétention, faiblement activée en température, ce qui est prometteur pour des applications de type NROM. Une modélisation de type Shockley Read Hall a été développée pour expliquer certains des résultats
Flash memory is today indispensable in order to pursue the development of portable electronics, which is facing an unpreceded success (cell phones, digital photos, PDA, USB sticks. 00)' ln order to maintain it for the years to come, it is necessary to continue improving this technology. It is within this context that the work of this PhD was carried out. The following two fields of investigation were developped : the study of high-k as Flash memory tunnel dielectric and the evaluation of Hf-based materials as charge storage layers. According to our results, the first solution would need an improvement of mate rial conduction and trapping properties, by lowering their defects, through future process optimizations. We have nonetheless established criteria allowing to choose among several different candidates, the ones for which it seems worthwhile to conduct further research. The second solution allowed us to evidence the very good properties of Hf 02 as a storage layer. This materialleeds to very good retention properties with a low temperature activation and seems highly promising for NROM-type applications. Shockley Read Hall modeling was also used in order to explain some of the results

La réduction de la taille des composants silicium prévue par la loi de Moore, posera des problèmes de limitation physique et technologique pour ces derniers. En effet, la limite pour les transistors MOS se situe vers une longueur de grille de quelques nm (2010-2015). Pour les mémoires non volatile (MNV), le paramètre critique est l’épaisseur de l’oxyde tunnel. La limite pour un isolant SiO2 se situe autour de 7-8 nm (2002-2008). En deçà, le composant perd sa caractéristique en temps de rétention (10 ans). Il faut donc envisager d’autres alternatives pour ces dispositifs. Parmi les pistes explorées, l’électronique à quelques électrons, pourrait être amenée à jouer un rôle important, notamment en ce qui concerne les applications mémoires. En effet en 1995, Tiwari1 et collaborateurs, proposent de changer la grille flottante en polysilicium par des nanocristaux de Si. L’utilisation d’une grille flottante granulaire à base de nanocristaux de Si réduit le problème de la perte de la charge rencontrée dans les mémoires non volatiles conventionnelles et permet de dépasser l’épaisseur critique des oxydes tunnel. Afin d’améliorer encore plus le temps de rétention des mémoires non volatiles, l’utilisation des nanocristaux de Ge semble être plus intéressante que ceux du Si grâce à leur énergie de gap qui est plus petite. Dans ce contexte ce travail de thèse propose une étude électrique des propriétés électroniques des nanocristaux de germanium pour les applications mémoires. Le premier chapitre est consacré à l’étude des propriétés électroniques du Ge, lorsque celui-ci devient de taille nanométrique. En parallèle à cette description, les dispositifs envisagés seront présentés avec les procédés technologiques associés. Le deuxième chapitre, est dédié à la description et l’analyse de quelques méthodes d’isolation des nodules de Ge dans une matrice d’oxyde. Dans le chapitre III, nous étudierons les mécanismes de transport dans les nanostructures de Ge. Finalement, dans le quatrième chapitre, nous présenterons les études des cinétiques de chargement et de déchargement dans les îlots de Ge. Ces études ont permis d’optimiser les paramètres technologiques du dispositif mémoires, elles ont également démontré le potentiel que présente les îlots de Ge pour les applications mémoires de type P-MOS
The scaling down of the silicon devices predicted by the Moor’s law will cause physical and technological limitations. Indeed, the limit of the MOS transistor’s gate length is situated in the range of 8 nm (2010-2015). For the non volatile memories based on SiO2 insulator, the critical parameter is the tunnel oxide thickness which is situate around 7-8 nm (2008). For thinner oxides, the device loss its retention time characteristic (10 years). For these reasons, other ways must be envisaged. The few electron electronics seem to be a good candidate for this task, in particular for the memory applications. Indeed, Tiwari and collaborators had proposed in 1995, to replace poly-silicon floating gate by Si nanocrystals. The utilization of a granular based silicon nanocrystals floating gate allows the reduction of the tunnel oxide thickness. In order to ameliorate the retention time, it is more interesting to integrate Ge nanocrystals rather than the silicon ones thanks to their smaller band gap. In this context, this work proposes an electrical study of the electronic properties of Ge nanocrystals embedded in the SiO2 matrix for non volatile memory application. The first chapter is devoted to the description of the electronic properties change of the Ge nanocrystals due to the reduction of their size. In addition, the envisaged device is presented with its technological process. In the second chapter, different method analyses are reported for Ge isolation in a SiO2 matrix. The third chapter is dedicated to the transport mechanisms in Ge dots. Finally, in the forth chapter we will present the charge and discharge kinetic studies in Ge islands. These studies have permitted the optimization of the technologic parameters for the non volatile memory device realization as well as demonstrate the potential presented by the Ge dots for P type MOS memories

Depuis 2005, la miniaturisation des composants mémoires, qui, auparavant, suivait la loi de Moore, a ralenti. Ceci a conduit les chercheurs à multiplier les approches pour continuer à améliorer les dispositifs mémoires. Parmi ces approches, la piste des composants ferroélectriques semble très prometteuse. En 2011, une équipe du NamLab, à Dresde, en Allemagne, a découvert que le HfO2 dopé Si pouvait devenir ferroélectrique, avec une couche isolante de seulement 10 nm, ce qui résout le problème de compatibilité avec l’industrie CMOS des matériaux de structure pérovskite. Depuis, d’autres dopants ont été découverts. Cependant, de nouveaux problèmes freinent désormais l’apparition sur le marché des dispositifs ferroélectriques à base de HfO2. Comprendre les mécanismes qui régissent les propriétés ferroélectriques de ces matériaux est alors devenu un enjeu industriel majeur. Dans ce manuscrit, nous étudions le (Hf,Zr)O2 (HZO), et nous employons une technique peu utilisée pour élaborer ce type de matériau : la pulvérisation cathodique magnétron. L’objectif de cette thèse est d’établir des relations entre les conditions de croissance des différents matériaux et les propriétés électriques, de comprendre les mécanismes qui les régissent, ainsi que de rendre viable les dispositifs mémoires. Lors de l’élaboration de condensateurs, nous démontrons que des propriétés cristallochimiques particulières sont indispensables pour obtenir la ferroélectricité, et de nouvelles propriétés du HZO sont découvertes. Ensuite, nous cherchons à dépasser l’état de l’art. Par pulvérisation, nous obtenons parmi les meilleurs résultats au monde. Les tests industriels d’endurance et de rétention sont poussés au-delà de ce qui avait été fait auparavant dans la littérature. En particulier, l’influence des conditions de contraintes électriques y est décrite en détail, et nous mettons en évidence la présence d’une relaxation au cours des différents tests pouvant s’avérer problématique pour l’avènement d’applications industriels. Ce problème ne semble jamais avoir été clairement identifié auparavant
Since 2005, the scaling of memory devices, which used to follow Moore's law, slowed down. This lead researchers to conduct multiple approaches in order to keep improving memory devices. Among these approaches, the pathway on ferroelectric components seems very promising. In 2011, a research team from the NamLab in Dresden, Germany, discovered that Si-doped HfO2 could become ferroelectric with an insulating layer of only 10 nm, which resolves the compatibility issue of perovskite-structured materials with CMOS industry. Since then, other dopants have been investigated. However, new issues are now slowing down the emergence of HfO2-based ferroelectric devices on the market. Understanding the mechanisms behind the ferroelectric properties of these materials has, therefore, become a major industrial issue. In this manuscript, we study (Hf,Zr)O2 (HZO), and we perform an under-utilized technique to elaborate this kind of material: magnetron sputtering. The goal of this thesis is to establish connections between the growth conditions of this material and the electrical properties, to understand the mechanisms behind them, as well as to make the memory devices viable. During the fabrication of the capacitors, we demonstrate that the particular cristallochemical properties are essential to obtain ferroelectricity, and that novel HZO properties are discovered. Afterwards, we seek to cross the state of the art. The results we obtain by sputtering are among the best in the world. The industrial endurance and retention tests are pushed beyond what has been done in the literature so far. Particularly, the influence of electrical stress conditions is thoroughly detailed, and we put to evidence the presence of a relaxation during the different tests that could turn out to become problematic for the emergence of industrial applications. It does not seem that this problem has been identified beforehand

Les technologies mémoires 1.5Tr proposent des améliorations non négligeables en termes de performance et de fiabilité pour les microcontrôleurs visant les marchés florissants de l’automobile et de l’internet des objets. Dans cette thèse, une mémoire unique en son genre et innovante basé sur un transistor de sélection vertical et enterré et appelé « embedded Select Trench Memory » (eSTM) est présenté. Après un état de l'art concis, un chapitre est consacré à la présentation d'outils pour améliorer la caractérisation et l'analyse du transistor mémoire unitaire ou intégré dans une macrocell. Plus précisément des outils pour analyser les bitmaps des macrocell sont proposés afin d’évaluer et d'optimiser la fiabilité et la variabilité de la mémoire. Ces outils sont ensuite utilisés dans un chapitre sur la performance et la fiabilité intrinsèque de l'eSTM. Le mode de programmation résultant de la topologie de la cellule est décrit afin de comprendre les dépendances du mécanisme de programmation et les moyens de l'optimiser. L'amélioration de la fiabilité de l'oxyde tunnel est aussi étudié en tant que clé de la performance en cyclage et en rétention de l'eSTM. Enfin les limites et avantages de la miniaturisation de l'eSTM sont discutés. Dans le chapitre suivant, la variabilité extrinsèque de l'eSTM est étudiée sur la macrocell. Chacune des sources de variabilité est évaluée pour extraire leurs origines liées soit au procédé de fabrication ou au design du microcontrôleur. Ce chapitre se clot sur la relation entre la fiabilité et la variabilité de la cellule mémoire. L'importance de l'étude statistique par des moyens adéquates comme la macrocell est mise en valeur par le lien direct de cause à effet entre la variabilité et la fiabilité ce qui peut affecter la fiabilité du produit, et donc sa durée de vie ou son rendement
Split-gate memory technologies propose non negligible improvement of the performance and reliability of embedded non-volatile memory in microcontroller products targeting growing market such as automotive or Internet of Things. In this thesis, a unique and innovative split-gate memory based on a trench select transistor, called embedded Select Trench Memory (eSTM) is presented. After a concise state of art, a chapter is devoted to the presentation of several tools to improve the characterization and analysis of the memory from single cell to testchip. Especially tools to analyze the testchip's bitmap are proposed for the memory reliability and variability evaluation and optimization. These methodologies are then deployed in a chapter focusing on the eSTM intrinsic performance and reliability. The unique programming scheme due to the cell topology is described to understand the dependency of the programming mechanisms and the way to improve it. Then the tunnel oxide reliability improvement is studied as a key to eSTM cycling and retention. Finally, the limitations and advantages of the eSTM shrinking are discussed. In the following chapter, the extrinsic variability of the eSTM is studied based on the testchip. Each sources of variability are outsourced, and studied to extract their root causes which are either process-related, or design/layout related. This chapter closes on the relation between the reliability weaknesses and the memory variability. It highlights the importance of statistics study through adapted device such as testchip and the causal connection between the variability and the reliability that can affect the product reliability, lifetime and yield

Les deux principales limitations des mémoires non-volatiles de type Flash à stockage de charges dans des nanocristaux en silicium sont la faible fenêtre mémoire et la dispersion des caractéristiques électriques due à la dispersion en taille des nanocristaux. Dans cette thèse, plusieurs solutions sont étudiées afin de remédier à ces deux défauts. Afin d'augmenter la fenêtre de programmation, une première approche consiste à augmenter la densité de stockage de charges grâce à l'utilisation d'une double couche de nanocristaux en silicium. Le fonctionnement et les performances électriques de ces dispositifs mémoires sont étudiés puis interprétés grâce à un modèle analytique. Une seconde approche, plus amont, consiste à utiliser des nanocristaux métalliques pour augmenter la quantité de charges piégées dans les nanocristaux. Le dépôt, la passivation et l'intégration de nanocristaux à caractère métallique (Pt, TiN, W) en tant que grille flottante dans un dispositif mémoire sont ainsi réalisés. Enfin, l'organisation " bottom-up " des nanocristaux est proposée comme une solution à la dispersion des caractéristiques électriques des dispositifs mémoires. Un procédé original de transfert et de gravure d'un masque auto-organisé à base de copolymères diblocs est développé.

Cette thèse aborde une approche originale de réalisation de composants organiques (transistors, mémoires volatiles et non volatiles) à base d’un semiconducteur de type N “PolyeraTM N2200”. Tout d’abord, des transistors à effet de champ ont été fabriqués et optimisés en améliorant notamment certains paramètres technologiques. Par la suite, ces transistors ont été simulés à l’aide du logiciel ISE TCAD®, un logiciel basé sur un modèle 2D à effet de champ et de dérive-diffusion. Les propriétés électriques de ces dispositifs organiques ont été étudiées en fonction de l’influence de la mobilité des porteurs, des densités des pièges, et de leur énergie… . Les effets des pièges d'interface ont également été pris en considération. Par ailleurs, on y incorporant une couche de nanoparticules d’or (NP’s Au), on a réussi à développer des composants appelés « NOMFET » qui miment le comportement d’une synapse biologique tout en reproduisant les effets dépressifs et facilitateurs avec une amplitude relative de 50% et une réponse dynamique de l’ordre de 4s. En étudiant la dynamique de chargement et de déchargement des NP’s d’or, on a mis en évidence une fonction d’apprentissage anti-Hebbienne, un des mécanismes fondamentaux de l’apprentissage non-supervisé d’une synapse inhibitrice dans un réseau de neurones biologiques. Finalement, des mémoires FLASH, ont été réalisées en combinant des NP’s d’or avec des monofeuillets d’oxyde de graphène réduit (rGO). Ces mémoires « FLASH » appelées aussi mémoires à double grille flottante montrent une large fenêtre de mémorisation (~68V), un temps de rétention élevé (>108s) et d’excellentes propriétés d’endurance (1000 cycles d’écriture/effacement)
The subject of this thesis adopt an original approach to realize new components (transistor, volatile and non-volatiles memory) based on N type organic semiconductor “PolyeraTM N2200”. First, we have fabricated and optimized organic field effect transistors by modifying some technological parameters related to fabrication. Then, we have analyzed their electrical properties with the help of two-dimensional drift-diffusion simulator using ISE-TCAD®. We studied the fixed surface charges and the effect of the organic semiconductor/oxide interface traps. The dependence of the threshold voltage on the density and energy level of the trap states has been also considered. , by incorporating gold nanoparticles in these devices, we have developed a new device called “NOMFETs” (nanoparticles organic memory field effect transistors), which mimic the behavior of biological synapse by reproducing a facilitating and a depressing drain current with a relative amplitude of about 50% and a dynamic response of about 4s. Studying the charging/discharging dynamics, we demonstrated a typical anti-Hebbien learning function, one of the fundamental mechanisms of the unsupervised learning in biological neural networks. Finally, we developed nonvolatile “FLASH” memory devices, by combining metallic gold nanoparticles and reduced graphene oxide (rGO) monolayer flakes. This double floating gate architecture provided us a good charge trapping ability which include a wide memory window (~68V), a long extrapolated retention time (> 108 s) and strong endurance properties (1000 write/erase cycles)

Les applications avancées à base de microcontrôleurs couvrent de multiples domaines. L’accroissement du champ d’application des microcontrôleurs s’accompagne d’une augmentation de la puissance consommée qui limite l’autonomie des systèmes nomades. L’avancée technologique vers des plateformes CMOS à ultra basse consommation est un défi majeur pour répondre aux exigences des marchés nomades et autres applications émergentes avec mémoires non volatiles embarquées. Ces mémoires sont en constante évolution, notamment par la diminution de leur dimension vers des nœuds technologiques avancés comme le 40nm et le 28nm. Dans cette thèse, nous présenterons une mémoire non volatile innovante appelée eSTM (embedded Select Trench Memory). Cette cellule possède un transistor mémoire et un transistor de sélection vertical. Ce dernier est un atout essentiel pour l’optimisation de la consommation de la cellule. Son architecture permet d’obtenir une mémoire du type 2T en minimisant la surface occupée. L’objectif de cette thèse est d’étudier cette cellule développée sur une plateforme technologique 40nm et d’identifier les différentes problématiques liées à la miniaturisation vers le nœud technologique 28nm. A travers la modélisation, la caractérisation électrique et les calculs théoriques, nous verrons qu’il est possible de trouver des solutions d’intégration notamment avec l’adaptation des divers implants et des dimensionnels du transistor mémoire. La réduction des paramètres dimensionnels peut engendrer de nouvelles architectures, comme la cellule à recouvrement. Cette optimisation de la cellule eSTM fera également l’objet de ces travaux de thèse
Advanced applications based on microcontrollers cover multiple domains. The increase of the field of microcontrollers application is accompanied by a growth of the power consumption. This is a limit of the autonomy of nomadic systems. The technological advance towards ultra-low-consumption CMOS platforms is a major challenge to the requirements of mobile markets and other emerging applications with embedded non-volatile memories. These memories are constantly evolving, particularly by the size shrinking to advanced technological nodes such as 40nm and 28nm. In this thesis, we will present an innovative non-volatile memory called eSTM (embedded Select Trench Memory). This cell possesses a memory transistor and a vertical select transistor. The select transistor is essential to the optimization of the cell consumption. This memory constitutes a 2T architecture with a reduction of area. The objective of this thesis is to study this cell developed on a 40nm technological platform. We will identify the various problems related to miniaturization towards the 28nm technological node. Through the modelling, the electrical characterization and the theoretical calculations, we will see that it is possible to find solutions as the adaptation of the various implants and the dimensions of the memory transistor. This optimization of the eSTM cell will also be the subject of this thesis work

De très nombreuses applications industrielles nécessitent de la mémoire non volatile programmable électriquement une seule fois et noneffaçable (OTP: One Time Programmable). Cette mémoire est indispensable à l'ensemble des circuits sur technologie CMOS avancée pour effectuer les opérations de réparation, d'ajustement de fonctions digitales ou analogiques, de traçabilité et de sécurité. La mémoire OTP doit être compatible avec la technologie CMOS standard pour des raisons de coût. De plus, les conditions de programmation de cette mémoire doivent répondre à des exigences de consommation et de rapidité. Le cahier des charges qui regroupe toutes ces exigences est donc contraignant et l'étude de la littérature montrera aucune solution de points mémoires n'y répond de manière satisfaisante. Le travail de cette thèse se base sur une structure composée d'un condensateur en série avec un transistor de sélection. La solution de la structure du point mémoire finalement retenue est tout d'abord comparée avec l'état de l'art et discutée. Le transistor de sélection y est ainsi notamment remplacé par un montage dit \textit{cascode}. Ce type de mémoire OTP emploie une tension de programmation élevée que les études de fiabilité fournies par la littérature ne couvrent pas. Une analyse de sensibilité de tous les paramètres du point mémoire est donc ensuite menée, afin d'aboutir à son optimisation ver un meilleur compromis densité/performances/fiabilité. Elle s'appuie sur la caractérisation de nombreuses structures de tests réalisées en technologie CMOS 45nm et 32nm et en particulier sur leur étude statistique. L'analyse de la fiabilité du point mémoire permet enfin de dégager une méthode de conception de mémoire. Ce travail de thèse permet donc l'analyse exhaustive d'une cellule mémoire adaptée aux technologies standard CMOS avancées. Il fournit un cahier de recettes vérifié expérimentalement et permettant la conception efficace de mémoires fiables
Many applications need electrically One Time Programmable (OTP) non-volatile memories for circuit trimming or code storage. For cost reasons, OTP non-volatile memory should be compatible with standard CMOS technology. Moreover programming conditions should also fulfill requirements on consumption and velocity. Those three specifications (compatibility, consumption and velocity) are quite demanding and state-of-the-art does not provide suitable solutions. Present work is based upon a structure composed of an access transistor and a capacitor connected in series. Our structure is chosen after state-of-the-art comparison and analysis. In particular, it is shown that the most suitable structure should include a so-called "cascode transistor" instead of a conventional access transistor. As OTP memories require larger programming voltage, they are not studied in usual reliability literature. That is why a thorough parametric analysis is also carried out. It is based upon characterization and statistical study of numerous experimental vehicles realized in 45nm- and 32nm-CMOS technology. At last a reliability study yields a reliable method for bitcell design. The present work presents a thorough analysis of a high density bitcell in CMOS advanced technologies. It provides an experimentally verified methodology that allows reliable bitcell design

La mémoire Flash est actuellement extrêmement utilisée en tant que mémoire non volatile pour le stockage des données numériques dans presque tout type d'appareil électronique nomade (ordinateur portable, téléphone mobile, tablette, …). Pour dépasser ses limites actuelles (densité d'informations, endurance, rapidité), un grand nombre de recherches se développent notamment autour du concept de mémoires résistives qui repose sur la commutation entre différents niveaux de résistance, via l'application d'une tension.Les mémoires dont la variation de résistance dépend de réactions électrochimiques (ReRAM) sont potentiellement de bonnes candidates pour les mémoires non volatiles de prochaine génération; les mécanismes d'oxydo-réduction impliqués sont cependant souvent de type filamentaire, mettant notamment en jeu des migrations de cations d’éléments métalliques (provenant des électrodes), ou de lacunes d’oxygène. Ce caractère filamentaire rend difficilement atteignable la miniaturisation extrême, à l’échelle nanométrique.Dans cette thèse, une classe de matériaux particulière -utilisée dans le domaine du stockage d'énergie- est étudiée. L’objectif est d’approfondir l’origine des processus de commutation de résistance observés sur des films de LixCoO2. Nous caractérisons d'abord les propriétés structurales et électriques de tels films, ainsi que le comportement électrique des dispositifs élaborés à partir de ces films. Nous étudions ensuite les mécanismes électrochimiques qui sont à l’origine des commutations résistives, dans la configuration d’un contact micrométrique électrode/film/électrode. Nous cherchons à déterminer la validité d’un mécanisme qui avait été proposé auparavant, mais non démontré. Nous étudions également la cinétique de commutation des dispositifs, et proposons un modèle numérique permettant d’expliquer les résultats expérimentaux observés. Enfin, nous étudions l’applicabilité potentielle des dispositifs (intégrant les films de LixCoO2) aux mémoires Re-RAM au travers de leurs performances en termes d’endurance (nombre maximum de cycles d’écriture/effaçage), et de stabilité. En particulier, nous étudions l’influence de plusieurs paramètres (impulsions de tension, nature des électrodes, température et c…) sur ces performances
Flash memory is now extensively used as non-volatile memory for digital data storage in most mobile electronic devices (laptop, mobile phone, tablet...). To overcome its current limits (e.g. low information density, low endurance and slow speed), many researches recently developed around the concept of resistive memories based on the switching between different resistance levels by applying appropriate bias voltages.Memories whose resistance variations depend on electrochemical reactions (ReRAM) are potentially good candidates towards next-generation non-volatile memories. The underlying redox mechanisms observed are however often of the filamentary type, involving in particular migration of cations of metal elements (coming from the electrodes), or oxygen vacancies. This filamentary character makes it challenging to attain extreme downscaling towards the nanometric scale.In this thesis, a particular class of materials - used in the field of energy storage - is studied. The aim is to investigate the origin of the resistance switching processes observed in LixCoO2 films. We first characterize the structural and electrical properties of such films, as well as the electrical behaviors of the devices elaborated therefrom. We then investigate the electrochemical mechanisms which are at the origin of resistive switching, in the micrometric electrode/film/electrode configuration. We try to determine the validity of a formerly proposed mechanism which was however not yet demonstrated. Furthermore, we study the experimental switching kinetics of devices, and propose a numerical model to explain the results observed. Finally, we examine the potential applicability of LixCoO2-based devices to Re-RAM memories through the study of their performances in terms of endurance (i.e. maximum number of write/erase cycles) and retention. Specifically, the influence of several parameters (such as voltage pulses, chemical nature of the electrodes, temperature etc.) on these performances is investigated

L'objectif de ces travaux de thèse est d'évaluer les performances en programmation/cyclage/rétention d'une cellule mémoire SONOS basée sur une architecture split gate très innovante développée par STMicroelectronics, l'eSTM (embedded Select in Trench Memory). Dans un premier temps, nous expliquons la réalisation de cette mémoire SONOS qui est basée sur une modification de la mémoire eSTM à grille flottante, cette modification se faisant sans coût supplémentaire. Dans un second temps, nous étudions les mécanismes de programmation et d'effacement les plus performants pour cette mémoire ce qui nous amène aussi à proposer une nouvelle architecture de mémoire SONOS. Dans un troisième temps, nous caractérisons électriquement les phases de programmation de la cellule SONOS eSTM pour les deux architectures disponibles : dual gate et overlap. Pour la mémoire dual gate, les deux cellules mémoires de part et d'autre du transistor de sélection ont chacune leur propre empilement de grille « ONO/grille de contrôle ». Pour la mémoire overlap, la couche ONO est commune aux deux cellules mémoires. Même si cette couche est partagée, la mémorisation de l'information dans l'ONO est localisée uniquement sous la grille de contrôle concernée grâce à la nature discrète du piégeage des charges. Le mécanisme mis en œuvre pour les opérations d'écriture et d'effacement est d'injection de porteurs chauds et nous détaillons l'optimisation des polarisations (différentes pour les deux architectures disponibles) de drain et de grille de sélection qui permettent de définir les tensions de seuil écrite et effacée. Nous effectuons alors des tests d'endurance jusqu'à un million de cycles pour les deux architectures. Finalement, nous menons une étude en rétention et en de pompage de charge pour connaitre la qualité d'oxyde à l'interface de nos cellules. Dans un quatrième temps, nous cherchons à mieux comprendre le fonctionnement du transistor mémoire et la variabilité de l'eSTM à l'aide simulations TCAD et de mesures électriques sur des structures de géométries variées
The aim of this thesis work is to evaluate the performance in programming/cycling/retention of a SONOS memory cell based on a highly innovative split-gate architecture developed by STMicroelectronics, the eSTM™ (embedded Select in Trench Memory). Firstly, we explain the realization of this SONOS memory, which is based on a process step modification of the floating gate eSTM™ memory, with this modification carried out without additional cost.Secondly, we investigate the most efficient program and erase mechanisms for this memory, which also leads us to propose a new SONOS memory architecture. Thirdly, we electrically characterize the P/E activations of the SONOS eSTM™ cell for the two available architectures: dual gate and overlap. For dual gate memory, both memory cells on either side of the selection transistor have their own "ONO/control gate" stack. For overlap memory, the ONO layer is common to both memory cells. Even though this layer is shared, the information storage in ONO is localized only under the relevant control gate due to the discrete nature of charge trapping. The mechanism implemented for write and erase operations is carrier hot injection, and we detail the optimization of biases (different for the two available architectures) of the drain and select gate, which define the written and erased threshold voltages. We then perform endurance tests up to one million cycles for both architectures. Finally, we conduct a study on retention and charge pumping to assess the oxide quality at the interface of our cells. In a fourth phase, we seek to better understand the operation of the memory transistor and the variability of eSTM™ using TCAD simulations and electrical measurements on structures with various geometries

Les mémoires, permettant de stocker l'information, sont nécessaires dans beaucoup de dispositifs microélectroniques. Le besoin toujours croissant de miniaturisation passe par une augmentation de l'autonomie et une minimisation de la consommation d'énergie sans oublier une grande fiabilité. L'utilisation de plots quantiques de silicium, dont la taille est de l'ordre du nanomètre, est envisagée pour fabriquer des mémoires à pièges discrets. Le dépôt chimique en phase vapeur à basse pression (LPCVD) est une voie de synthèse prometteuse pour ces nanoplots. Ils ont été élaborés dans deux technologies de réacteurs de dépôt différentes, un tubulaire industriel classique, le réacteur TEL au LETI et un réacteur prototype, le réacteur Secteur au LAAS. Les dépôts sont effectués dans les conditions opératoires conventionnelles de la LPCVD, à partir de silane pur dans le réacteur TEL et de silane dilué dans l'azote et de disilane pur dans le réacteur Secteur. Les durées de dépôt sont très courtes, inférieures à la minute. Une étude de reproductibilité et d'uniformité en densité et en taille des nanoplots sur plaque dans les réacteurs TEL et Secteur et sur charge dans le réacteur TEL a été effectuée pour confirmer la possibilité de produire à grande échelle ces nanoplots. Pour comprendre les phénomènes physico-chimiques en jeu lors de ces dépôts, les influences des paramètres opératoires sur les densités et les tailles sont analysées expérimentalement et par modélisations numériques à l'échelle des réacteurs via le code de calcul Fluent. Des densités très fortes, jusqu'à 1,3.1012 plots/cm2, sont obtenues pour les pressions les plus élevées testées. Le rôle spécifique des espèces insaturées pour la nucléation lors de ces dépôts ultraminces a été mis en évidence. La mise au point de nouvelles gammes opératoires de pression et de température a permis permettant d'accroître les durées de dépôt. De nouvelles lois cinétiques hétérogènes adaptées aux dépôts de nanoplots ont été développées permettant de corréler par modélisation numérique les paramètres d'élaboration aux densités et aux tailles. Ce premier outil de modélisation permettra de tester divers mécanismes d'interaction entre les liaisons de surface et les espèces précurseurs.

Les mémoires, permettant de stocker l'information, sont nécessaires dans beaucoup de dispositifs microélectroniques. Le besoin toujours croissant de miniaturisation passe par une augmentation de l'autonomie et une minimisation de la consommation d'énergie sans oublier une grande fiabilité. L'utilisation de plots quantiques de silicium, dont la taille est de l'ordre du nanomètre, est envisagée pour fabriquer des mémoires à pièges discrets. Le dépôt chimique en phase vapeur à basse pression (LPCVD) est une voie de synthèse prometteuse pour ces nanoplots. Ils ont été élaborés dans deux technologies de réacteurs de dépôt différentes, un tubulaire industriel classique, le réacteur TEL au LETI et un réacteur prototype, le réacteur Secteur au LAAS. Les dépôts sont effectués dans les conditions opératoires conventionnelles de la LPCVD, à partir de silane pur dans le réacteur TEL et de silane dilué dans l'azote et de disilane pur dans le réacteur Secteur. Les durées de dépôt sont très courtes, inférieures à la minute. Une étude de reproductibilité et d'uniformité en densité et en taille des nanoplots sur plaque dans les réacteurs TEL et Secteur et sur charge dans le réacteur TEL a été effectuée pour confirmer la possibilité de produire à grande échelle ces nanoplots. Pour comprendre les phénomènes physico-chimiques en jeu lors de ces dépôts, les influences des paramètres opératoires sur les densités et les tailles sont analysées expérimentalement et par modélisations numériques à l'échelle des réacteurs via le code de calcul Fluent. Des densités très fortes, jusqu'à 1,3. 1012 plots/cm2, sont obtenues pour les pressions les plus élevées testées. Le rôle spécifique des espèces insaturées pour la nucléation lors de ces dépôts ultraminces a été mis en évidence. La mise au point de nouvelles gammes opératoires de pression et de température a permis permettant d'accroître les durées de dépôt. De nouvelles lois cinétiques hétérogènes adaptées aux dépôts de nanoplots ont été développées permettant de corréler par modélisation numérique les paramètres d'élaboration aux densités et aux tailles. Ce premier outil de modélisation permettra de tester divers mécanismes d'interaction entre les liaisons de surface et les espèces précurseurs
The increase of microelectronic device potentialities essentially derives from the reduction of feature size down the nanometre scale. Multi-nanodots memories are one illustration of this trend. Low Pressure Chemical Vapor Deposition (LPCVD) seems to be one of the most efficient ways to form silicon nanodots for industrial applications. We have deposited silicon nanodots in two technologies of hot wall reactors, an industrial tubular one called TEL and a prototype sector reactor. Nanodots have been elaborated from pure silane in the TEL and from silane diluted in nitrogen or pure disilane in the Sector. The run durations are very short, less than 1 min. In order to optimize nanodots fabrication, studies of density and size reproducibility and uniformity on wafer have been carried out in the TEL and in the Sector. The uniformity wafer to wafer has been also studied in the TEL reactor. With the aim of a better control of the phenomena involved during silicon nanodots deposition, a multi-field study has been performed. The influence of various process parameters has been analysed by experiments method and numerical simulations at the reactor scale with the CFD software Fluent. Very high densities, till 1. 3 1012 dots/cm2 have been obtained for the highest pressures tested. The specific role of unsaturated species about nucleation for the ultrathin deposits has been evidenced. New operating ranges of pressure and temperature have been found allowing to increase deposition durations. New kinetic heterogeneous laws adapted to nanodots deposits have been developed allowing to correlate the process parameters to density and size of nanodots. This first modelling tool will allow to test various mechanisms of interaction between surface bonds and gaseous precursors

Les progrès de la microélectronique imposent de faire évoluer les mémoires vers des dispositifs rapide et à haute densité d'intégration. Cependant, l'obtention de produits fiables passe en premier lieu par le développement des procédés de fabrication, la compréhension des problèmes de fiabilité et l'analyse physique de défaillances. Les travaux réalises durant cette thèse portent ainsi sur l'analyse de défauts et la caractérisation physique de cellules mémoires par microscopie électronique en transmission. Quatre thèmes de recherche ont été abordés. Le premier porte sur l'étude des dégradations microstructurales de cellules EEPROM produites par la société STMicroelectronics après sollicitations électriques et thermiques. Ensuite, l'architecture innovante SQeRAM, développée par STMicroelectronics, a été caractérisée, le but étant d'appréhender la microstructure des zones de stockage de charges, et de comprendre l'origine physique des performances en rétention de ces dispositifs. Une collaboration avec Crocus Technology nous a permis ensuite de participer au développement des procédés de fabrication d'une nouvelle génération de mémoires magnétorésistives (TA-MRAM). Ici, la microstructure de différents empilements magnétiques constituant les éléments de mémorisation de ces dispositifs a été caractérisée. Enfin, le dernier axe de recherche abordé concerne une nouvelle génération de mémoires macromoléculaires non volatiles à commutation de résistance basée sur le complexe organométallique CuTCNQ et sa croissance dans des structures d'interconnexion a été étudiée selon divers procédés développés à l'IMEC et à l'Université technique d'Aachen

Les progrès de la microélectronique imposent de faire évoluer les mémoires vers des dispositifs rapide et à haute densité d’intégration. Cependant, l’obtention de produits fiables passe en premier lieu par le développement des procédés de fabrication, la compréhension des problèmes de fiabilité et l’analyse physique de défaillances. Les travaux réalises durant cette thèse portent ainsi sur l’analyse de défauts et la caractérisation physique de cellules mémoires par microscopie électronique en transmission. Quatre thèmes de recherche ont été abordés. Le premier porte sur l’étude des dégradations microstructurales de cellules EEPROM produites par la société STMicroelectronics après sollicitations électriques et thermiques. Ensuite, l’architecture innovante SQeRAM, développée par STMicroelectronics, a été caractérisée, le but étant d’appréhender la microstructure des zones de stockage de charges, et de comprendre l’origine physique des performances en rétention de ces dispositifs. Une collaboration avec Crocus Technology nous a permis ensuite de participer au développement des procédés de fabrication d’une nouvelle génération de mémoires magnétorésistives (TA-MRAM). Ici, la microstructure de différents empilements magnétiques constituant les éléments de mémorisation de ces dispositifs a été caractérisée. Enfin, le dernier axe de recherche abordé concerne une nouvelle génération de mémoires macromoléculaires non volatiles à commutation de résistance basée sur le complexe organométallique CuTCNQ et sa croissance dans des structures d’interconnexion a été étudiée selon divers procédés développés à l’IMEC et à l’Université technique d’Aachen
Microelectronic recent developments impose ton increase the speed and integration density of embedded memories. However, getting reliable products first require developing production process, understanding reliability issues, and managing physical analysis of defects. Thus, the work done during this thesis concerns the failure analysis and physical characterisation of non volatile memories by transmission electron microscopy (TEM). Four research subjects have been studied. The first one applied to microstructure degradation of advanced EEPROM cell, produced at STMicroelectronics, after electrical and thermal solicitations. Then, a new charge based storage quasi non volatile architecture called SQeRAM, actually under investigation at STMicroelctronics, was characterised by TEM, in order to get the microstructure of charge storage areas and understand the physical origin of poor retention performances of these devices. Thirdly, a collaboration with the start up Crocus Technology gave us the opportunity to participate to the process development of a new generation of thermally assisted writing magnetoresistive memory (TA-MRAM). Here, different complex magnetic stacks constituting the memorisation element of these devices have been characterised. Finally, the last addressed research axe concerned a new generation of non volatile macromolecular resistance switching memory based on the organo-metallic complex CuTCNQ. In this case, CuTCNQ microstructure and growth in small via interconnections was studied, for different synthesis methods developed by IMEC and Aachen Technical University

Depuis 1995 et la première proposition de remplacer la grille flottante en polysilicium des mémoires non volatiles (MNV) par des nanocristaux de Si (nc-Si), la recherche est très active dans ce domaine. Cette étude se propose d'une part, d'améliorer les caractéristiques d'une MNV à nanocristaux en termes de temps de rétention et d'autre part, d'évaluer les possibilités d'un stockage multibits dans ces nanocristaux. De ce point de vue, le semiconducteur InAs présente des avantages par rapport au Si. En effet, l'InAs possède un offset de bande de conduction plus important que le Si avec l'oxyde SiO2, ce qui devrait conduire à un meilleur confinement des électrons et donc à un meilleur temps de rétention qu'avec le Si. Par ailleurs, la masse effective des porteurs dans l'InAs étant plus faible que celle dans le Si, les niveaux confinés sont mieux séparés, ce qui augmenterait les potentialités de stockage multibits avec des électrons. L'objectif de ma thèse a consisté à évaluer le potentiel d'une MNV à nanocristaux d'InAs (nc-InAs) par comparaison aux MNV à nc-Si. Dans un premier temps, il s'est agi de faire croître, dans un réacteur d'épitaxie par jets moléculaires, des nc-InAs sur un oxyde tunnel SiO2 formé sur un substrat Si. Les nanocristaux sont monocristallins et hémisphériques. Il s'est avéré que la température de croissance joue un rôle prépondérant dans le contrôle de la densité des nc-InAs alors que leur taille (de 2 à 10 nm de hauteur) dépend plutôt de la quantité de matière déposée. Leur densité peut atteindre 7 x 10^11 cm^(-2). Dans un deuxième temps, nous avons fabriqué des structures Métal-Oxyde-Semiconducteur (MOS) à nc-InAs destinées à intégrer des cellules mémoires. Nous avons montré qu'il était possible de charger et de décharger les structures à nc-InAs. Les temps d'écriture et effacement peuvent atteindre 1 us et 0,1 ms respectivement à 12 V et 11 V. Par ailleurs, les mesures des temps de rétention ont démontré que l'utilisation des nc-InAs permet d'augmenter le temps de rétention de 2 décades par rapport aux nc-Si pour une structure de dimensions identiques. Il s'avère que l'amélioration des caractéristiques de rétention des électrons dans les nc-InAs est due à l'offset de bande plus important de l'InAs avec le SiO2 que Si. En conclusion, la maîtrise de la croissance et de l'encapsulation des nc-InAs a permis leur intégration dans des dispositifs mémoires tests qui ont présenté des caractéristiques prometteuses pour les mémoires non volatiles.

Les mémoires non volatiles à stockage de charges par pièges discrets font aujourd'hui l'objet de beaucoup d'attention de la part des industriels de la microélectronique. Dans le cadre de cette thèse, l'idée est de remplacer la grille tlottante continue des mémoires Flash actuelles par une multitude de sites discrets de piégeage constitués de nanocristaux semi-conducteurs ou métalliques. Après un état de l'art sur les technologies des mémoires à nanocristaux et sur les problèmes que pose leur intégration dans une filière industrielle, la passivation des nanocristaux de silicium est abordée. Pour résister aux divers recuits ultérieurs, la surface des nanocristaux est nitrurée par recuit sous ammoniac et sous oxyde nitreux. Les caractérisations sont menées au moyen d'analyse XPS, SEM et Energy Filtered TEM. Afin de comprendre la nature exacte de la coquille nitrurée qui se forme autour des nanocristaux au cours des traitements NH" une série d'analyses HRXPS a été conduite au synchrotron ELETTRA (Trieste, Italie). Les meilleurs procédés de nitruration ont ensuite été utilisés dans une filière mémoire industrielle pour fabriquer et tester un démonstrateur Flash 32 Mbits. D'autre part les nanocristaux de nickel et de platine sont aussi étudiés. Une forte densité de plots de platine (densité>3EI2 Icm', diamètre de 2-3 nm) est obtenue par pulvérisation cathodique et recuit de démouillage. Des mesures C(V) réalisées sur des capacités intégrant ces nanocristaux, révèlent un excellent effet mémoire (L'iVth=7,1 V). Enfin, une étude de leur intégration dans une mémoire a abouti à des procédés innovants compatibles avec les filières mémoires Flash 200 mm conventionnelles
Nowadays, industrial microelectronic companies pay increasing attention to discrete charge storage non volatile memories. Ln this PhD research, the main idea is to replace the conventional continuous tloating gate by a high number of discrete storage nodes constituted of semiconductor and metallic nanocrystals. Af'ter a presentation of the nanocrystal memories state of the art and of the nanocrystal integration issues in industrial devices, the concept of silicon nanocrystal passivation is presented. To resist to post-deposition oxidant anneals, nanocrystals are specifically treated: their surfaces are nitrided under ammonia and nitrous oxide. Characterisations are carried out by employing analytic methods such as XPS, SEM, and energy filtered TEM. Ln order to understand the exact nature of the nitrided shell that surrounds the nanocrystals alter treatment under ammonia, HRXPS analysis were carried out at the ELETTRA synchrotron (Trieste, Italy). The best nitridation processes are then used for industrial process tlows leading to the fabrication of a 32 Mbits Flash demonstrator. Ln addition, platinum and nickel metallic nanocrystals are studied. Small sized high density platinum nanocrystals (2 nm, 3EI2 Icm') are eIaborated using sputtering processes followed by dewetting anneals. C(V) measurements carried out on capacitors integrating platinum nanocrystals reveal an excellent memory effect (L'i Vth=7. 1 V). Finally, the challenges of the integration of metallic nanocrystals in industrial devices are discussed and our work has led to innovative processes compatible with conventional 200 mm memory processes

La fiabilité du diélectrique SiO2 suscite toujours un intérêt majeur pour l'intégration des nouvelles technologies et le développement de méthodes adaptées à l'évaluation de la qualité de l'oxyde lors de la fabrication des produits. L'épaisseur de cette couche n'a cessé de diminuer et est devenue inférieure à 1. 5 nm pour les technologies les plus avancées. L'origine physique du mécanisme responsable du claquage pour cette gamme d'oxyde n'est pas encore totalement élucidée. D'autre part, l'intégration des mémoires EEPROM est confrontée au mécanisme de courant de fuite induit par contrainte électrique qui constitue un souci majeur pour la fiabilité devant garantir la conservation de l'information pendant 10 ans. Le site de STMicroelectronics de Rousset a pour vocation de transférer en production des technologies CMOS de la filière du 90 nm avec des mémoires non-volatiles embarquées. L'un des principaux secteurs de son activité concerne les applications automobiles fonctionnant à 150ºC. Dans ce cadre à la fois fondamental et appliqué, ce mémoire traite la fiabilité des oxydes. Nous avons abordé deux domaines : La fiabilité des oxydes ultra-minces (<3. 5nm) et La fiabilité des oxydes dans les mémoires EEPROM (6-8nm). Nous avons établi plusieurs conclusions concernant le mécanisme de rupture de la liaison Si-H par excitation vibrationnelle permettant d'expliquer le claquage dans les oxydes minces. Les mémoires EEPROM utilisent une gamme d'oxyde très sensible au mécanisme de courant induit par contrainte électrique, communément appelé « SILC ». Elles nécessitent une meilleure compréhension de ce mécanisme pour interpréter et comprendre la perte de charge dans les plans mémoire
The SiO2 dielectric reliability always involves a major interest for the new technologies integration and the development of adapted methods for oxide quality evaluation during product manufacturing. This thickness layer has not stopped to decrease and has become lower than 1. 5 nm for the most advanced technologies. The physical origin of the mechanism responsible of the breakdown for this oxide range is not still completely clarified. On the other hand, the EEPROM memories integration is faced to the mechanism of stress induced leakage current which constitutes a major problem for reliability to guarantee the data conservation during 10 years. The STMicroelectronics Rousset site is in charge of the transfer of 90nm CMOS technologies with embedded non-volatile memories in production. One of the main sector of its activity concerns automotive applications working at 150ºC. In this fundamental and applied context, this manuscript treats the oxide reliability. We have investigated two items: The ultra-thin oxide reliability (<3. 5nm) and the oxide reliability for EEPROM memories (6-8nm). We establish several conclusions concerning Si-H bond breaking mechanism allowing to explain the breakdown for thin oxides. EEPROM memory uses oxide thickness range very sensitive to the SILC mechanism. It requires a better understanding of this mechanism to interpret and understand the charge loss in memory plan. We have characterized SILC in terms of annealing, thermal activation and generation to explain intrinsic and extrinsic cells behavior classically observed in a memory plan

La réduction de l'épaisseur de l'empilement de grille pose la problématique de la fiabilité des mémoires non volatiles à grille flottante. Parmi les solutions envisagées, l'une des plus prometteuses consiste à utiliser une couche discrète de nanocristaux de silicium (nc-Si) comme grille flottante. Ce travail de thèse propose une étude du chargement et du comportement dynamique des nc-Si au moyen de caractérisations électriques complémentaires (quasi-statique C,I-V, bruit BF, impédance dynamique, DLTS). Le chargement des nc-Si ainsi que la dynamique de chargement sont étudiés par des mesures simultanées de capacité et de courant en régime quasi-statique. Les caractéristiques sont simulées à l'aide de modèles autorisant jusqu'à trois états de charge pour les nc-Si et incorporant une distribution de taille pour ceux-ci en accord avec les relevés morphologiques. De plus, la constante d'effet tunnel et la répartition spatiale de la densité volumique de piéges (nc-Si, pièges HTO/Si02. . . ) dans l'oxyde sont déterminées par des mesures de bruit BF. La DSP de bruit obtenue par les mesures de conductance de grille s'est avérée montrer une très bonne concordance avec les mesures directes de bruit BF. Enfin une étude spectroscopique par FT-DLTS permet de dissocier la réponse des nc-Si de celle de pièges lents situés à l'interface oxyde tunnel/oxyde de contrôle. Cette étude met en evidence une dispersion en diamètre des nc-Si et l'emmagasinement de plusieurs charges par les nc-Si de grandes tailles. Différentes techniques de caractérisations électriques complémentaires et l'appui de modèles physiques spécifiques viennent renforcer la compréhension des mécanismes de chargement des nc-Si
The reliability of the gate stack of conventional non volatile floating gate memory device is a major issue to pursue the downscaling of the memories. A solution consists in introducing new materials such as a discrete layer of silicon nanocrystals (Si-nc) acting as a floating gate. A study of the charging/discharging mechanisms of Si-nc using complementary electrical techniques (quasi-static C,I-V, LF noise, impedance, DLTS) is presented in this manuscript. The charging and the charge dynamics of the Si-nc is clearly evidenced using simultaneous quasi-static capacitance and current measurements based on the feedback charge method. The characteristics are simulated using models involving three states of charge and a size distribution of Si-nc in agreement with SEMITEM micrographs. Furthermore, the tunneling constant and the space charge density (Si-nc, traps HTO/Si02. . . ) in the gate oxide are determined by low frequency noise technique. Ln addition, the noise PSD obtained from the gate conductance measurements shows a good agreement with those obtained by the low frequency noise measurements. Finally, using a spectroscopy technique (FT-DLTS), the response of the Si-nc is distinguished from the slow traps response located at the interface between the tunnel oxide and the control oxide. The size dispersion and the accommodation of multiple charges in the biggest Si-nc are revealed. Different complementary electrical techniques and specifie physical models are used to highlight the charging mechanisms of the Si-nc

La microélectronique a montré une évolution rapide motivée par l'accroissement des performances et par l'abaissement des coûts. Le marché des mémoires est un domaine clé de ce secteur. L'enjeu majeur est d'accéder à la mémoire universelle qui remplacera toutes les autres en associant la densité et l'endurance "illimitée" des DRAM, la rapidité des SRAM et la non-volatilité des Flash. Nous nous sommes intéressés aux technologies MRAM et OxRRAM possédant l'avantage d'être, comme la technologie Flash, non volatile et compatible avec la technologie MOS. Elles promettent également, suivant l'architecture adoptée, d'être aussi rapides qu'une SRAM, aussi dense qu'une DRAM et avoir une endurance quasi-illimitée. Ces technologies reposent sur des concepts dans lesquels la discrimination des deux états du point mémoire est assurée par un changement de résistance. La première partie de cette thèse a été consacrée à la technologie MRAM et notamment à la fiabilité de l'oxyde tunnel intégré dans la jonction magnétique, élément de base des cellules mémoires MRAM. La seconde partie a été axée sur le développement et la compréhension des mécanismes physiques de programmation des mémoires OxRRAM intégrant un oxyde binaire NiO dans l'élément de mémorisation. Un accent particulier a été porté sur le développement d'une solution technologique simple dans son mode de fabrication et permettant d'aboutir à un empilement présentant des performances électriques conformes aux spécifications. Il est alors possible d'envisager l'intégration de l'oxyde de nickel dans des structures de très faibles dimensions et de viser une réduction substantielle de la taille de la cellule mémoire

La microélectronique a montré une évolution rapide motivée par l'accroissement des performances et par l'abaissement des coûts. Le marché des mémoires est un domaine clé de ce secteur. L'enjeu majeur est d'accéder à la mémoire universelle qui remplacera toutes les autres en associant la densité et l'endurance "illimitée" des DRAM, la rapidité des SRAM et la non-volatilité des Flash. Nous nous sommes intéressés aux technologies MRAM et OxRRAM possédant l'avantage d'être, comme la technologie Flash, non volatile et compatible avec la technologie MOS. Elles promettent également, suivant l'architecture adoptée, d'être aussi rapides qu'une SRAM, aussi dense qu'une DRAM et avoir une endurance quasi-illimitée. Ces technologies reposent sur des concepts dans lesquels la discrimination des deux états du point mémoire est assurée par un changement de résistance. La première partie de cette thèse a été consacrée à la technologie MRAM et notamment à la fiabilité de l'oxyde tunnel intégré dans la jonction magnétique, élément de base des cellules mémoires MRAM. La seconde partie a été axée sur le développement et la compréhension des mécanismes physiques de programmation des mémoires OxRRAM intégrant un oxyde binaire NiO dans l'élément de mémorisation. Un accent particulier a été porté sur le développement d'une solution technologique simple dans son mode de fabrication et permettant d'aboutir à un empilement présentant des performances électriques conformes aux spécifications. Il est alors possible d'envisager l'intégration de l'oxyde de nickel dans des structures de très faibles dimensions et de viser une réduction substantielle de la taille de la cellule mémoire
Microelectronics has shown a rapid development due to the improvement of performances and the cost reduction. The memory market is a key domain in this sector. The major stake is to accede to universal memory which will replace all the others, by associating the DRAM density and "unlimited" endurance, the SRAM rapidity and the Flash non volatility. We have focused on the MRAM and OxRRAM technologies, having the advantage of being, like the Flash technology, non volatile and compatible with MOS technology. They should also be, according to the architecture adopted, as rapid as a SRAM, as dense as a DRAM and have an almost unlimited endurance. These technologies are based on concepts in which the discrimination between the two states of the memory point is operated by a resistance change. The first part of this thesis has been dedicated to the MRAM technology and particularly to the reliability of the tunnel oxide integrated in the magnetic junction, basic element of MRAM memory cells. The second part has been centered on the development and the understanding of physical programming mechanisms of OxRRAM memory integrating a NiO binary oxide in the memorization element. A particular stress has been put on the development of a simple technological solution in its manufacturing process and permitting to obtain stacks with electrical performances conforming to specifications. Thus, it is possible to consider the nickel oxide integration in very small-sized dimension structures and to aim at a substantial reduction of the memory cell size