Academic literature on the topic 'Mémoires non volatiles émergentes'

Certains verres de chalcogénures, alliages contenant au moins un des éléments chalcogènes (soufre, sélénium, tellure), ont suscité une attention croissante au fil des ans en raison de leur large éventail d’applications, allant de l’optique infrarouge aux mémoires non volatiles optiques et résistives. Ces dernières utilisent la capacité de certains chalcogénures à commuter rapidement et de manière réversible entre une phase amorphe fortement résistive et une phase cristalline métallique, lorsqu’on leur applique des impulsions électriques qui chauffent localement le matériau. À partir de l’analyse du fonctionnement d’une mémoire résistive à changement de phase utilisant deux types de verres de chalcogénures, nous présentons les propriétés physiques de ces derniers ainsi que des recherches menées actuellement pour poursuivre leur optimisation.

La mémoire à changement de phase (PCM) s’inscrit dans la stratégie de développement de mémoires non-volatiles embarquées sur les nœuds technologiques avancés (sub 28nm). En effet, la mémoire Flash-NOR devient de plus en plus onéreuse à intégrer dans les technologies avec des diélectriques à forte permittivité et des grilles métalliques. Cette thèse a donc pour objectif principal de réaliser des véhicules de tests afin d’étudier un point mémoire novateur PCM + OTS et de proposer des solutions afin de combler ses lacunes et ses limites suivant les applications envisagées. L’étude a pour support deux technologies différentes le HCMOS9A et le P28FDSOI. La première sert de support pour le développement d’un véhicule de validation technologique du point mémoire OTS+PCM. La deuxième est, quant à elle, utilisée pour démontrer la surface obtenu avec un dimensionnement agressif du point mémoire. Enfin, un circuit de lecture optimisé pour ce point mémoire a été réalisé permettant la compensation des courants de fuites ainsi que la régulation des tensions de polarisations de la matrice au cours de la lecture
Phase change memory (PCM) is part of the strategy to develop non-volatiles memories embedded in advanced technology nodes (sub 28nm). Indeed, Flash-NOR memory is becoming more and more expensive to integrate in technologies with high permittivity dielectrics and metallic gates. The main objective of this thesis is therefore to realize tests vehicles in order to study an innovative PCM + OTS memory point and to propose solutions to fill its gaps and limitations according to the envisaged applications. The study is based on two different technologies: HCMOS9A and P28FDSOI. The first one is used as support for the development of a technological validation vehicle of the OTS+PCM memory point. The second one is used to demonstrate the surface obtained with an aggressive sizing of the memory point. Finally, an optimized readout circuit for this memory point has been realized allowing the compensation of leakage currents as well as the regulation of the bias voltages of the matrix during the reading

De nos jours, des efforts majeurs pour la conception de systèmes sur puces performants et efficaces énergétiquement sont en cours. Le déclin de la loi de Moore au début du XX e siècle a poussé les concepteurs à augmenter le nombre de cœurs par processeur pour continuer d’améliorer les performances. En conséquence, la surface de silicium occupée par les mémoires caches a augmentée. La finesse de gravure toujours plus petite a également fait augmenter le courant de fuite des transistors CMOS. Ainsi, la consommation énergétique des mémoires occupe une part de plus en plus importante dans la consommation globale des puces. Pour diminuer cette consommation, de nouvelles technologies de mémoires émergent depuis une dizaine d’années : les mémoires non volatiles (NVM). Ces mémoires ont la particularité d’avoir un courant de fuite très faible comparé aux technologies CMOS classiques. De fait, leur utilisation dans une architecture permettrait de diminuer la consommation globale de la hiérarchie de caches. Cependant, ces technologies souffrent de latences d’accès plus élevées que la SRAM, de coûts énergétiques d’accès plus importants et d’une durée de vie limitée. Leur intégration à des systèmes sur puces nécessite de continuer à rechercher des solutions. Cette thèse cherche à évaluer l’impact d’un changement de technologie dans la hiérarchie de caches.Plus spécifiquement, elle s’intéresse au cache de dernier niveau (LLC) et la technologie non volatile considérée est la STT-MRAM. Nos travaux adoptent un point de vue architectural dans lequel une modification de la technologie n’est pas retenue. Nous cherchons alors à intégrer les caractéristiques différentes de la STT-MRAM lors de la conception de la hiérarchie mémoire. Une première étude a permis de mettre en place un cadre d’exploration architectural pour des systèmes contenant des mémoires émergentes. Une seconde étude sur les optimisations architecturales au niveau du LLC a été menée pour identifier quelles sont les opportunités d’intégration de la STT-MRAM. Le but est d’améliorer l’efficacité énergétique tout en atténuant les pénalités d’accès dues aux fortes latences de cette technologie
Today, intensive efforts to design energy-efficient and high-performance systems-on-chip (SoCs) are underway. Moore’s end in the early 20 th century pushed designers to increase the number of core per processor to continue to improve the performance. As a result, the silicon area occupied by cache memories has increased. The ever smaller technology node also increased the leakage current of CMOS transistors. Thus, the energy consumption of memories represents an increasingly important part in the overall consumption of chips.To reduce this energy consumption, new memory technologies have emerged overthe past decade : non-volatile memories (NVM). These memories have the particularity of having a very low leakage current compared to conventional CMOS technologies. In fact, their use in an architecture would reduce the overall consumption of the cache hierarchy. However, these technologies sufferfrom higher access latencies than SRAM, higher access energy costs and limitedlifetime. Their integration into SoCs requires a continuous research effort.This thesis work aims to evaluate the impact of a change in technology in the cache hierarchy. More specifically, we are interested in the Last-Level Cache(LLC) and we consider the STT-MRAM technology. Our work adopts an architectural point of view in which a modification of the technology is not retained. Then,we try to integrate the different characteristics of the STT-MRAM atarchitectural level when designing the memory hierarchy. A first study set upan architectural exploration framework for systems containing emerging memories. A second study on architectural optimizations at LLC was conducted toidentify opportunities for the integration of STT-MRAM. The goal is to improve energy efficiency while reducing access penalties due to the high latency ofthis technology

De nombreuses applications (internet des objets, systèmes embarqués automobiles et médicales, intelligence artificielle) ont besoin d’un circuit intégré (ou SoC pour System on Chip) avec des mémoires non volatiles embarquées performantes pour fonctionner de manière optimale. Bien que la mémoire Flash soit largement utilisée aujourd'hui, cette technologie nécessite une tension élevée pour les opérations de programmation et présente des problèmes de fiabilité difficiles à gérer au-delà du nœud technologique 18 nm, augmentant les coûts de conception et de fabrication des circuits. Dans ce contexte, l'industrie du semi-conducteur est à la recherche d’une mémoire non volatile alternative pouvant remplacer les mémoires Flash. Parmi les candidats actuellement étudiés (MRAM - mémoire à accès aléatoire magnétique, PCM - mémoire à changement de phase, FeRAM - mémoire à accès aléatoire Ferroélectrique), les mémoires résistives (RRAM) offrent de meilleures performances sur différents points capitaux : compatibilité avec le processus de fabrication standard CMOS, consommation de courant, rapidité de fonctionnement, etc. La technologie RRAM peut être aisément introduite dans n'importe quel flot de conception ouvrant la voie au développement de nouvelles architectures qui répondent à l’engorgement des systèmes classiques Von Neumann. Dans cette thèse, l'objet principal est de montrer le potentiel d’intégration des dispositifs RRAM avec la technologie CMOS, à l’aide de simulation et de mesures électriques, afin d’élaborer différentes structures hybrides : mémoires à accès aléatoire statique (SRAM) non volatiles, générateurs de nombres aléatoires (TRNG) et réseaux de neurones artificiels
Many diversified applications (internet of things, embedded systems for automotive and medical applications, artificial intelligence) require an integrated circuit (SoC, System on Chip) with high-performance non-volatile memories to operate optimally. Although Flash memory is widely used today, this technology needs high voltage for programing operations and has reliability issues that are hard to handle beyond 18 nm technological node, increasing the cost of circuit design and fabrication. In this context, the semiconductor industry seeks an alternative non-volatile memory that can replace Flash memories. Among possible candidates (MRAM - Magnetic Random Access Memory, PCM - Phase Change Memory, FeRAM - Ferroelectric Random Access Memory), Resistive memories (RRAMs) offer superior performances on essential key points: compatibility with CMOS manufacturing processes, scalability, current consumption (standby and active), operational speed. Due to its relatively simple structure, RRAM technology can be easily integrated in any design flow opening the way for the development of new architectures that answer Von Neumann bottleneck. In this thesis, the main object is to show the integration abilities of RRAM devices with CMOS technology, using circuit design and electrical measurements, in order to develop different hybrid structures: non-volatile Static Random Access Memories (SRAM), True Random Number Generator (TRNG) and artificial neural networks

Les mémoires non-volatiles à grille flottante connaissent depuis une vingtaine d’années, un succès commercial sans précédent. On retrouve ces mémoires dans quasiment tout les produits électroniques du quotidien à travers le téléphone portable, la carte à puce, les étiquettes sans contact que l’on trouve sur des produits alimentaires, ou bien tout simplement les clés de stockage mémoire USB. Ces dispositifs mémoires sont omniprésents et ne cessent d’évoluer afin de stocker de plus en plus d’information sur une surface de silicium réduite. Cependant, des obstacles technologiques majeurs à la réduction des dimensions du point mémoire apparaissent, liés à la structure même de ces mémoires, mais aussi aux performances demandées. En effet, un secteur en plein développement, à savoir l’automotive, requiert de bonnes performances en fiabilité sous de fortes contraintes thermiques. Dans ce contexte, ce travail de thèse propose de nouvelles structures mémoires à grille flottante intégrables et robustes. Par le mot robuste, on désigne une mémoire ayant de bonnes performances en rétention et en endurance. En premier lieu, nous nous sommes focalisés sur des solutions technologiques permettant d’améliorer les performances en rétention de la cellule EEPROM. Trois modifications du procédé de fabrication de cette cellule sont proposées : l’augmentation de l’épaisseur d’oxyde tunnel, la nitruration de l’oxyde tunnel et l’implantation du Bore dans la grille flottante. Les résultats en rétention obtenus sont intéressants, mais chaque solution engendre quelques difficultés. Dans un deuxième temps, nous avons développé deux structures à base de double grille permettant une surface du point mémoire réduite, de bonnes performances en endurance et des tensions de programmation proche voir moins élevées que la cellule EEPROM. Ces structures ont été modélisées, simulées, intégrées et optimisées sur silicium, puis caractérisées, afin de valider les différents concepts et estimer leurs performances électriques. La dernière partie de ce travail est consacrée au développement d’une cellule mémoire à deux grilles flottantes permettant de stocker trois bits, basée sur des concepts de cellules multi-bits et multi-niveaux. Cette cellule utilise des programmations spécifiques avec un phénomène de décharge des grilles flottantes par effet de pointe et une injection de charges par effet tunnel bande à bande. Ces deux phénomènes ont été étudiés et démontrent de bons résultats électriques
The non-volatile floating gate memories have for two decades, an unprecedented commercial success. We find these memories in almost all daily electronic products via the cell phone, smart cards, RFID tags found on food products, or simply the memory sticks. These memory devices are ubiquitous and are in constant evolution to store more information on a small silicon area. However, major technological barriers to reduce the memory size appear related to the structure of these memories, but also the performances required. Indeed, a booming sector, namely the automotive, requires good reliability performances under high heat stress. In this context, this thesis proposes new floating gate memory structures in a standard flow integration and with good reliability. Good reliability means a memory with good retention and endurance performances. First, we focused on technological solutions to improve the retention performances of EEPROM cell. Three modifications in the cell process flow are proposed: the tunnel oxide thickness increase, the injection of nitride in tunnel oxide and the implantation of boron into the floating gate. The retention results obtained are interesting, but each solution creates some problems. In a second step, we have developed two structures based on double gate allowing a reduced memory point area, good endurance performances and programming voltages close to or lower than the EEPROM cell. These structures were simulated, optimized and integrated on silicon, then characterized to validate the concepts and to estimate their electrical performances. The last part of this work is devoted to the development of a memory cell with two floating gates allowing to store three bits, based on multi-bit and multi-levels cells concepts. This cell uses specific programming operations with floating gates discharge phenomenon by a sharp effect and with a charges injection by band to band tunnelling effect. These two phenomena have been studied and prove good electrical results

Depuis une vingtaine d’années, l’industrie de la microélectronique et en particulier le marché des mémoires non-volatiles connaît une évolution considérable, en termes d’augmentation de la capacité d’intégration et de diminution du prix de revient. Ceci a permis au grand public d’accéder aux produits électroniques (téléphones portables, baladeurs MP3, clés USB, appareils photos numériques…) qui connaissent actuellement un énorme succès. Cependant, la miniaturisation des mémoires Flash risque de rencontrer des limitations. C’est pourquoi les industriels et les laboratoires recherchent actuellement de nouvelles voies qui permettraient de prolonger la durée de vie de ces dispositifs. Dans ce contexte, l’objectif premier de cette thèse est l’étude expérimentale et théorique des mémoires non-volatiles à nanocristaux de silicium. Nous avons montré les différentes possibilités d’intégration des nanocristaux de silicium à partir d’un procédé de fabrication standard. Un démonstrateur Flash NOR 32 Mb à nanocristaux de silicium a été réalisé à partir d’un produit ATMEL. Nous nous sommes ensuite intéressés à la caractérisation électrique des cellules et matrices mémoires. Une étude exhaustive de l’influence des conditions de programmation ainsi que des paramètres technologiques sur les performances électriques a été menée. La modélisation de l’effacement Fowler-Nordheim et du « gate disturb » a permis de comprendre l’influence de certains de ces paramètres. Concernant l’écriture par porteurs chauds, nous avons étudié l’influence des conditions d’écriture sur la localisation de la charge à l’aide de simulations TCAD et d’un modèle analytique couplé à des mesures expérimentales
Over the last 20 years, the industry of microelectronics and particularly the non-volatile memory market has known a considerable growth, in terms of integration capacity increasing and cost reduction. Consumers have been able to access to electronic products (mobile phones, MP3 players, flash drives, digital cameras…) which are currently very successful. However, scaling of standard Flash memories will face in a near future several limitations. Consequently, new paths are investigated in order to push the scaling limits of these devices. Within this context, the main purpose of this PhD is the experimental and theoretical study of non-volatile silicon nanocrystal memories. First, several options of silicon nanocrystal integration using a standard process have been shown. A 32Mb NOR silicon nanocrystal Flash memory demonstrator has been fabricated from an ATMEL product. Then, electrical characterization of memory cells and arrays has been performed. An exhaustive study of the influence of programming conditions and technological parameters has been carried out. The influence of some parameters has been understood through modeling of Fowler-Nordheim erasing and gate disturb. Finally, the localization of the trapped charges in silicon nanocrystal devices written by Hot Electron injection has been investigated through TCAD simulations and an exhaustive set of experimental data explained by an analytical model

La miniaturisation croissante des mémoires non volatiles entraine l’apparition de nouveaux problèmes de fiabilité. Certaines applications de ces mémoires, notamment les applications automobiles, requièrent des critères de fiabilité très sévères devant garantir le fonctionnement du produit à 150°C. Dans ce contexte, une bonne compréhension des mécanismes de défaillance des mémoires non volatiles à grille flottante est nécessaire. Dans ce mémoire, nous avons étudié de façon approfondie la perte de charges intrinsèque sur une technologie Flash, ce qui nous a permis une meilleure compréhension et une modélisation du phénomène. Concernant les cellules EEPROM, le problème majeur de fiabilité étant la perte de charges extrinsèque, nous avons étudié l’influence de différents paramètres des cellules afin de la diminuer. Enfin, nous avons présenté deux nouvelles méthodes expérimentales permettant de quantifier les cellules extrinsèques d’une CAST (Cell Array Structure Test), ainsi qu’une étude des effets de la contamination ionique sur la rétention des cellules Flash et EEPROM
The increasing scaling-down of non volatile memories induces new reliability issues. Some applications of these memories, especially automotive ones, need very strict reliability specifications to guarantee that the product works at 150°C. In this context, it is essential to understand the failure mechanisms of the non volatile memories with a floating gate. In this thesis, we studied the intrinsic charge loss in a Flash technology, which allowed us a better understanding and modeling of the phenomenon. The principal reliability issue of EEPROM cells is the extrinsic charge loss. We studied the influence of different parameters of the cells in order to reduce this extrinsic charge loss. At last, we presented two new experimental methods to quantify the extrinsic cells of a CAST (Cell Array Structure Test), and a study of the ionic contamination effects on Flash and EEPROM cells’ retention

Les nouvelles approches de technologies mémoires permettront une intégration dite back-end, où les cellules élémentaires de stockage seront fabriquées lors des dernières étapes de réalisation à grande échelle du circuit. Ces approches innovantes sont souvent basées sur l'utilisation de matériaux actifs présentant deux états de résistance distincts. Le passage d'un état à l'autre est contrôlé en courant ou en tension donnant lieu à une caractéristique I-V hystérétique. Nos mémoires résistives sont composées d'argent en métal électrochimiquement actif et de sulfure amorphe agissant comme électrolyte. Leur fonctionnement repose sur la formation réversible et la dissolution d'un filament conducteur. Le potentiel d'application de ces nouveaux dispositifs n'est pas limité aux mémoires ultra-haute densité mais aussi aux circuits embarqués. En empilant ces mémoires dans la troisième dimension au niveau des interconnections des circuits logiques CMOS, de nouvelles architectures hybrides et innovantes deviennent possibles. Il serait alors envisageable d'exploiter un fonctionnement à basse énergie, à haute vitesse d'écriture/lecture et de haute performance telles que l'endurance et la rétention. Dans cette thèse, en se concentrant sur les aspects de la technologie de mémoire en vue de développer de nouvelles architectures, l'introduction d'une fonctionnalité non-volatile au niveau logique est démontrée par trois circuits hybrides: commutateurs de routage non volatiles dans un Field Programmable Gate Arrays, un 6T-SRAM non volatile, et les neurones stochastiques pour un réseau neuronal. Pour améliorer les solutions existantes, les limitations de la performances des dispositifs mémoires sont identifiés et résolus avec des nouveaux empilements ou en fournissant des défauts de circuits tolérants.

Les mémoires vives à changement de résistance (ReRAM de l'anglais Resistive Random Access Memories) attirent fortement l'attention car elles sont considérées comme unes des plus prometteuses pour la prochaine génération de composants. Ceci est du à leurs basse consommation de puissance, leurs vitesse de commutation élevée et leurs potentiel pour devenir une mémoire à haute densité compatible avec la technologie CMOS. Ces mémoires se basent sur l'effet de commutation résistive (RS de l'anglais resistive switching) qui est un changement réversible de la résistivité contrôlé par un champ électrique externe. Il a été proposé que le RS soit couplé avec la migration de lacunes d'oxygène qui permet de générer, de façon réversible, un canal de conduction dans l'oxyde. Plusieurs expériences ont été menées pour élucider les mécanismes de la commutation pendant les dernières années sans aucune conclusion définitive sur le mécanisme sous jacent au RS. Le principal objectif de ce travail est de comprendre les mécanismes physiques qui contrôlent le RS et de pointer quels sont les paramètres clés qui pourraient améliorer la performance des dispositifs d'un point de vue technologique. Dans cette mémoire nous présentons des études de RS dans différentes interfaces métal/oxyde en utilisant de l'or, de l'argent et du platine comme métaux et des oxydes complexes : YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) et La0.7Sr0.3CoO3 (LSCO). Ces oxydes ont été choisis car ce sont des systèmes à électrons fortement corrélés ayant des propriétés physiques qui dépendent fortement de la Stœchiométrie d'oxygène. Ils ont une structure similaire (type pérovskite) et une haute mobilité d'oxygène. Nous avons réalisé la validation du principe de fonctionnement pour chaque type de jonction et expliqué le RS en utilisant un modèle de diffusion de lacunes d'oxygène assisté par champ électrique. Nous avons caractérisé ensuite le mécanisme de conduction des jonctions qui suit une conduction dominé par un effet Poole-Frenkel dans YBCO et par un mécanisme type SCLC dans LSCO. La faisabilité des dispositifs de mémoire dans ces jonctions a été testée atteignant des répétitivités élevées avec une consommation de puissance optimale avec plus de 103 commutations RS réussies. Nous avons également étudié l'effet d'accumulation d'impulsions électriques cycliques d'amplitude croissante sur l'état de résistance de la mémoire non-volatile de la jonction. On a trouvé une relation entre l'amplitude du RS et le nombre d'impulsions appliquées pour une amplitude et une température fixées. Cette relation est similaire à l'équation de Basquin qui décrit la loi d'endommagement dans les essais mécaniques de fatigue reliant la contrainte appliquée au nombre de répétitions de la sollicitation (temps de vie). Ceci fait ressortir la similarité de la physique du RS et de la propagation de défauts dans les matériaux soumis à des contraintes mécaniques cycliques. Finalement, nous avons analysé l'évolution temporelle de l'état résistif rémanent dans l'interface oxyde-métal. Le temps de relaxation peut se décrire par une loi exponentielle étendue qui est caractérisée par un exposant d'étirement près de 0.5. Nous trouvons que les temps caractéristiques augmentent avec la température et la puissance appliquée ce qui veut dire que ce n'est pas un phénomène classique d'activation thermique. Les résultats mettent clairement en évidence la relation entre le RS et la diffusion de lacunes d'oxygène dans une surface avec une densité de pièges dépendante de la température et qui peut correspondre physiquement à la diffusion aux joints de grains
Resistive Random Access Memories (RRAM) have attracted significant attention recently, as it is considered as one of the most promising candidates for the next generation of non-volatile memory devices. This is due to its low power consumption, fast switching speed and the ability to become a high density memory compatible with the conventional CMOS processes. The working principle of this kind of memories is the resistive switching (RS) which is simply the controlled reversible change in the resistivity of a junction generated by an external electric field. It has been proposed that the RS is coupled with the migration of oxygen vacancies generating a reversible conduction path inside the oxide. Many experiments have been done to address the switching mechanism during the last decade without any conclusive answer of what is the physical mechanism beneath the RS. The main goal of the present work it's to understand the physical mechanism that control the RS and to point out which are the key parameters that can help improve the performance of the memory devices from a technological point of view. In this dissertation we report on the studies of the RS in different interfaces metal/oxide where we have utilized gold, silver and platinum as metal and as complex oxides: YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) y La0.7Sr0.3CoO3 (LSCO). This oxides have been chosen because all of them are strongly correlated compounds with physical properties strongly dependent of their oxygen stoichiometry. They also have a similar crystalline structure (perovskite type) and a high oxygen mobility. We realized the proof of concept for each type of junction successfully and explain the RS effect and explained the RS utilizing an electric assisted diffusion of oxygen vacancies model. We characterized them the conduction mechanism of the junctures with a conduction dominated by the Poole-Frenkel effect in the YBCO and by the SCLC mechanism in the LSCO. The feasibility of the memory devices in this junctions have been tested reaching high repeatability with optimize power consumption with more than 103 successful switching events. We have also studied the effects of accumulating cyclic electrical pulses of increasing amplitude on the non-volatile resistance state of the junctions. We have found a relation between the RS amplitude and the number of applied pulses, at a fixed amplitude and temperature. This relation remains very similar to the Basquin equation use to describe the stress-fatigue lifetime curves in mechanical tests. This points out to the similarity between the physics of the RS and the propagation of defects in materials subjected to repeated mechanical stress. This relation can be used as the basis to build an error correction scheme. Finally, we have analyzed the time evolution of the remnant resistive state in the oxide-metal interfaces. The time relaxation can be described by a stretched exponential law that is characterized by a power exponent close to 0.5. We found that the characteristic time increases with increasing temperature and applied power which means that this is not a standard thermally activated process. The results are a clear evidence of the relation between RS and the diffusion of oxygen vacancies on a two-dimensional surface with a temperature-dependent density of trapping centers, which may correspond, physically, to the diffusion along grain boundaries
Las memorias resistivas están entre los principales candidatos a ser utilizados como elementos en una nueva generación de memorias no volátiles. Esto se debe a su bajo consumo energético, una alta velocidad de lectura/escritura y a la posibilidad de lograr memorias de alta densidad compatibles con los procesos de la tecnología CMOS actual (por sus siglas en inglés: Complementary Metal–Oxide–Semiconductor).El funcionamiento de estas memorias se basa en la conmutación resistiva (CR), que consiste en el cambio controlado de la resistencia de una interfase metal-óxido a través de estímulos eléctricos. Si bien hasta el presente no se ha podido determinar con certeza el mecanismo físico que controla la CR, se piensa que está basado en el movimiento de vacancias de oxígeno que formarían de manera reversible zonas de alta/baja conducción dentro del óxido.La presente tesis tiene como objetivo principal entender los mecanismos físicos que gobiernan a la CR y poner en evidencia algunos de los aspectos esenciales que pueden contribuir a lograr dispositivos útiles desde el punto de vista tecnológico.Para ello se han realizado estudios de las características principales de la CR para distintas interfases metal-óxido a distintas condiciones de temperatura. Se han utilizado Au, Pt y Ag como metales y los siguientes óxidos complejos YBa2Cu3O7–δ (YBCO), La0.67Sr0.33MnO3 (LSMO) y La0.7Sr0.3CoO3 (LSCO). Se han elegido estos óxidos complejos debido a que presentan características similares, como ser materiales fuertemente correlacionados con una estructura cristalina tipo perovskita y una alta movilidad de oxígenos, lo que afecta muchas de sus propiedades físicas, ya que dependen fuertemente de la estequiometría.Nuestros resultados han demostrado la existencia de una CR bipolar en todos estos sistemas. Ésta es explicada satisfactoriamente a través de un modelo de difusión de vacancias de oxígeno asistidas por campo eléctrico.Se han caracterizado las interfases como dispositivos de memoria, estudiando sus mecanismos de conducción, encontrándose una conducción dominada por un mecanismo del tipo Poole-Frenkel para la muestra de YBCO y una conducción del tipo SCLC para el LSCO y el LSMO. Adicionalmente, se ha conseguido una alta durabilidad y repetitividad en el funcionamiento de estas junturas como dispositivos de memoria,vgracias a la optimización en el protocolo utilizado para escribir/borrar, lográndose más de 103 conmutaciones consecutivas sin fallas en dispositivos bulk.También se ha estudiado el efecto de la acumulación de pulsos idénticos en las interfases obteniéndose una relación entre la amplitud de la CR y el número de pulsos aplicado a amplitud y temperatura fijas. Luego de someter la interfase a ciclos de fatiga eléctrica, se ha encontrado una similitud entre la evolución de la resistencia remanente en esta con la propagación de defectos en un metal sometido a pruebas de fatiga mecánica. Esta relación puede ser usada como base para generar un algoritmo de corrección de errores y para mejorar la efectividad y el consumo de energía de estos dispositivos de memoria.Finalmente, se han realizado estudios sobre la evolución temporal de cada estado de resistencia. Hemos demostrado que sigue una ley exponencial estirada con un exponente cercano a 0.5 y un tiempo característico dado, que depende tanto de la temperatura como de la potencia utilizada. Estos resultados implican que la evolución temporal no está dominada por un proceso estándar de difusión térmicamente activado. La difusión de vacancias de oxígeno ocurre en una superficie con una densidad de trampas que depende de la temperatura, donde dicha superficie correspondería físicamente a los bordes de grano del óxido

Les mémoires non-volatiles à grille flottante sont utilisées pour le stockage d'information sous la forme d'une charge électrique contenue dans la grille flottante d'un transistor. Le comportement de ces dispositifs mémoire est fortement lié aux propriétés de leur oxyde tunnel, qui permet à la fois le passage de cette charge lors d'opérations de programmation ainsi que sa rétention en l'absence d'alimentation électrique. Au cours de ce travail, des mesures de courant tunnel ont été réalisées sur des capacités semiconducteur-oxyde-semiconducteur de grande surface représentatives de la zone d'injection des cellules mémoire. L'application de pulses courts sur la grille de ces structures de test, au cours desquels le courant peut être mesuré en temps réel, a permis de mettre en évidence les principales propriétés transitoires et stationnaires pouvant affecter le fonctionnement des dispositifs mémoire. L'effet de la dégradation des oxydes tunnel, qui impacte le comportement des cellules mémoire lors des opérations de programmation et de la rétention, a été observé et interprété dans le cas d'un stress à tension constante. Les résultats obtenus sur les capacités de grande surface ont pu être utilisés dans le cadre d'une modélisation de cellules EEPROM
Floating gate non-volatile memory devices are used to store data under the form of an electric charge contained in the floating gate of a transistor. The behavior of these memory devices is strongly linked to the properties of their tunnel oxide, which allows the transit of this charge during write/erase operations as well as its retention while the transistor is not polarized. During this work, tunneling current measurements have been performed on large area semiconductor-oxide-semiconductor capacitors that are representative of the injection zone of memory cells. The application of short pulses to the gates of these test structures, during which the current can be measured as a function of time, allowed the observation of the main transient and steady-state properties that can affect the functioning of memory devices, The effect of tunnel oxide degradation, which impacts the behavior of memory cells during write/erase operations as well as data retention, has been observed and interpreted in the case of a constant voltage stress. The results obtained on large area capacitors have been used to model EEPROM cells

"L’industrie nano repousse constamment les limites de la miniaturisation. Pour les systèmes CMOS à mémoires non-volatiles, des phénomènes qui étaient négligeables autrefois sont à présent incontournables et nécessitent des modèles de plus en plus complexes pour décrire, analyser et prédire le comportement électrique de ces dispositifs.Le but de cette thèse est de répondre aux besoins de l’industriel, afin d’optimiser au mieux les performances des produits avant et après les étapes de production. Cette étude propose des solutions, comme des méthodes de test innovantes pour des technologies telles que les mémoires non-volatiles EEPROM embarquées.La première méthode proposée, consiste à extraire la densité de pièges (NiT) générée, au cours du cyclage, dans l’oxyde tunnel de cellules EEPROM, à partir d’une Macro cellule de test reprenant toutes les caractéristiques d’un produit fini. Les résultats expérimentaux sont ensuite injectés dans un modèle analytique décrivant le phénomène de SILC (Stress Induced Leakage Current) qui est le principal effet issu de ces pièges. La densité de pièges en fonction du nombre de cycles est ensuite extraite par interpolation entre les courbes expérimentales et les courbes simulées par le modèleLa seconde méthode propose une étude de corrélation statistique entre le test traditionnel de mise en rétention et le test de stress électrique aux bornes de l’oxyde tunnel, proposant des temps d’exécution bien plus courts. Cette étude se base sur les populations de cellules défaillantes à l’issue des deux tests. C’est en comparant les distributions sur ces populations qu’une loi de corrélation apparaît sur la tendance comportementale des cellules."
The nano industry constantly extends the size limits, especially for CMOS devices with embedded non-volatile memories. Each size reduction step always induces new challenges caused by phenomenon which were previously negligible. As a result, more complex models are required to describe, analyze and predict as well as possible the electrical behaviors. The main goal of this thesis is to propose solutions to the industry in term of test, to optimize the performances before and after the whole process steps. Thus, this study proposes two innovative methodologies dedicated to embedded non-volatile EEPROM memories based devices.The first of them consists in to extract the post-cycling generated tunnel oxide traps density (NiT), directly from a macro cell. The experimental results are then used to be compared with an analytical model calculation which perfectly describes the Stress Induced Current phenomena (SILC). This electrical current directly comes from the generated traps inside the cells tunnel oxide. An interpolation is then done between the model and the experimental resulting curves, to extract the tunnel oxide traps density.The second study proposes a method of statistical correlation between the traditional retention test and testing of electrical stress across the tunnel oxide which has shorter execution time. This study is based on cell populations after failing both tests. By comparing the distributions of these populations a correlation law appears between the cells behavioral tendencies. Following this study the replacement of long retention tests by shorter electrical stress tests may be considered