Dissertations / Theses: 'Intégration des mots'

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Ji, Hyungsuk. "Étude d'un modèle computationnel pour la représentation du sens des mots par intégration des relations de contexte." Phd thesis, Grenoble INPG, 2004. http://tel.archives-ouvertes.fr/tel-00008384.

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Abstract:

Dans cette thèse nous présentons une approche théorique du concept et un modèle linguistico-informatique. Cette théorie, non définitionnelle, est fondée sur une représentation gaussienne du concept. Nous introduisons le terme contexonyme, une formalisation de la relation de contexte entre les mots. Cette notion lie la théorie du concept au modèle informatique. Basé sur ces deux notions, notre modèle informatique apprend des contexonymes de manière automatique à partir de corpus de taille importante non annotés. Pour chaque mot donné, le modèle propose la liste de ses contexonymes et les organise par une méthode de classification hiérarchique. Les contexonymes ainsi obtenus reflètent des connaissances encyclopédiques ainsi que diverses caractéristiques langagières comme l'usage des mots ou encore les fines différences sémantiques entre synonymes. Les résultats sur des tests montrent que le modèle peut être utilisé pour des tâches de TAL ainsi que comme ressource lexicale dynamique.

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Mamy, Nina. "La condition des femmes originaires d'Afrique de l'Ouest en France entre enfermement et émancipation : éléments de réflexions sociopolitique et juridique." Thesis, Dijon, 2016. http://www.theses.fr/2016DIJOD004.

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Abstract:

L’immigration des femmes originaires d’Afrique subsaharienne en direction de la France est fonction de la situation sociale, politique et économique du Continent africain. Depuis les années 80, elles sont de plus en plus nombreuses à émigrer alors même que la France remet progressivement en cause les conventions bilatérales qui dérogeaient à l’ordonnance n°45- 2685 du 2 novembre 1945 régissant en principe, l’entrée et le séjour des étrangers. Cela même en dehors du cadre du regroupement familial comme ce fut fréquemment le cas antérieurement. Les nombreuses modifications du régime général posé par l’ordonnance de 1945 résultent de la nécessaire adaptation de la législation française à des impératifs communautaires notamment depuis l’adoption du Traité de Maastricht en 1992. L’octroi de l’asile est une question qui intéresse les femmes notamment celles menacées d’excision, motif qui n’est admis que de manière restreinte par les autorités françaises contrairement à d’autres pays. Les candidates malheureuses à l’immigration sont contraintes de séjourner en France de manière illégale. Ces immigrées clandestines ne sont pas pour autant privées de tout droit. Cependant leur situation est parfois en contradiction avec les conventions relatives à la protection des droits de l’Homme. Ces femmes immigrées sont le plus souvent victimes de discrimination bien que leur niveau de compétence d’une génération à l’autre, soit en nette progression. En réaction aux problèmes d’intégration et désireuses de préserver leur culture, les communautés africaines perpétuent certaines coutumes qui sont en violation des conventions internationales portant sur les droits de l’Homme et de celles portant spécifiquement sur les droits de la Femme.Corrélativement ce repli communautaire rend plus difficile l’assimilation des immigrées qui souvent ne sont pas informées de leurs droits
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Meyer, Jeanne. "Discours, discrimination sociolangagière et insertion professionnelle : les rapports complexes entre les mises en mots des accents et des attitudes linguistiques et / ou langagières." Phd thesis, Université Rennes 2, 2011. http://tel.archives-ouvertes.fr/tel-00681613.

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Abstract:

La discrimination lors de l'insertion professionnelle contribue à marquer des frontières entre les individus nourrissant par là-même les ruptures inter-communautaires en société. Ici, elle est envisagée dans une perspective sociolangagière permettant d'appréhender les liens entre discours et conflits sociaux. Par le réinvestissement de plusieurs méthodologies (observation participante, observation directe, locuteur masqué, questionnaire d'évaluation et entretien semi-directif), la recherche est posée comme permettant de travailler conjointement à : - une réflexion théorique sur l'intégration des pratiques sociolangagières comme potentiels critères de discrimination pour observer comment certains accents peuvent être perçus plus légitimes à certains emplois professionnels et comment ces ressentis peuvent être transposés à l'égard des communautés dont ces parlers apparaissent représentatifs et, - une réflexion méthodologique sur le discours comme vecteur de discriminations où il s'agit de travailler à la création d'un nouvel instrument pour aider la lutte contre ces ségrégations injustifiées, ce par repérage d'indices langagiers récurrents comme preuve(s) d'attitudes discriminatoires

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Dumont, Benjamin. "Etude et intégration de jonctions ultra-fines pour les technologies CMOS 45 nm et en deçà." Lyon, INSA, 2007. http://www.theses.fr/2007ISAL0035.

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Abstract:

La réduction des profondeurs de jonctions dans les transistors CMOS se heurte à des limites technologiques. Les méthodes actuelles de fabrication de jonction ne permettent plus de réduire les énergies d'implantation pour réduire la profondeur de jonction et/ou de diminuer la température d'activation pour réduire la diffusion sans dégrader le rapport résistance de couche par rapport à la profondeur de jonction. Les impacts sur les transistors CMOS sont respectivement une dégradation des effets canal court et une augmentation de la résistance d'accès du dispositif et donc une dégradation des performances électriques des transistors. Dans un premier temps, un modèle de longueur effective en fonction des paramètres physiques de la jonction est proposé pour mieux comprendre l'impact des jonctions sur le comportement électriques des transistors, suivi d'un modèle de la résistance d'accès d'un transistor. Cette résistance est décomposable en quatre contributions: résistance de contact, résistance de Source/Drain, résistance d'extension et résistance de recouvrement entre la jonction et la grille. D'après ces modèles, il est clair que la résistance de contact devient la principale composante de la résistance d'accès pour les nœuds technologiques 45 nm et en deçà. Puis, différentes solutions technologiques innovantes pour la fabrication des jonctions ont été évaluées. Ainsi, deux types de recuit non diffusants et avec une forte activation ont été étudiés expérimentalement. Le recuit LASER très court et très haut en température associé à un recuit classique a montré ~10% de gain sur transistor NMOS et sur circuit. Un recuit d'activation de type épitaxie en phase solide basse température a aussi été évalué avec des résultats moins prometteurs. L'implantation très basse énergie par Plasma "PLAD" a démontré une réduction de l'épaisseur des jonctions d'extension de Source/Drain et donc une amélioration du contrôle des effets canal court, des performances des transistors NMOS et des fuites de grille et de jonction. La co-implantation de Germanium et/ou de Carbone par implantation ionique a démontré un excellent contrôle des effets canal court en réduisant la diffusion du Bore et du Phosphore sous certaines conditions.

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Al, Khoury Michel. "Intégration de filtres Radio Fréquences en technologie intégrée Silicium." Limoges, 2011. https://aurore.unilim.fr/theses/nxfile/default/8d644bc8-5cd6-464f-a4e4-4ac00c82ac27/blobholder:0/2011LIMO4038.pdf.

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Abstract:

Les systèmes de télécommunications sans fil ont évolué de façon rapide depuis une vingtaine d’année. La conception de ces systèmes est soumise à de nombreuses contraintes : le coût de production, les techniques d’intégration des composants, l’encombrement, etc. La technologie monolithique et plus précisément les procédés de fabrication de circuits silicium (CMOS et BiCMOS) offrent depuis plusieurs années une possibilité de pallier à ce type de difficultés. Ils permettent aujourd’hui l’intégration de plusieurs fonctions RF et mixte sur une seule puce. Malheureusement, la conception de certaines fonctions RF pose encore problème. C’est le cas des filtres radiofréquences qui constituent les éléments essentiels du système de télécommunication. Les exigences demandées pour ces filtres conduisent à étudier des solutions de filtres actifs ; en effet les structures passives (à cavités ou à résonateurs diélectriques ou à ondes acoustiques de surface) ne permettent pas d’avoir de meilleures performances en termes de pertes d’insertion, sélectivité, encombrement et accordabilité fréquentielle. Dans cette thèse préparée avec le soutien contractuel de l’ANR (projet SRAMM - Systèmes de Réception Adaptatifs Multimodes Multistandards), nous nous sommes intéressés à l’étude d’une nouvelle topologie de filtrage actif LC basée sur l’utilisation d’une inductance compensée à trois inductances couplées. Notre travail consiste également à définir une méthodologie de modélisation des trois inductances couplées et à utiliser cette dernière pour la réalisation d’un circuit LNA filtrant accordable utilisable en bande GSM3G
Wireless communications have evolved rapidly over the past twenty years. The design of these systems face some challenges: production cost, components integration techniques, size reduction, etc. Since many years, monolithic technology and specifically the manufacturing processes of silicon circuits (CMOS and BiCMOS) offer an opportunity to overcome such difficulties. Nowadays, they allow the integration of several RF and mixed functions on a single chip. However, the design of some RF functions is still a problem. This is the case of RF filters which constitute the essential elements of GSM telecommunications system. The demanded requirements by these filters lead to study solutions of active filters because passive structures (cavity, dielectric or SAW - Surface Acoustic Wave) do not allow better performance in term of insertion losses, selectivity, size reduction and frequency tuning. In this thesis, supported by an ANR contract (SRAMM project - Systèmes de Réception Adaptatifs Multimodes Multistandards), we were interested in the study of a new topology for active LC filter using Q-enhanced inductors. Our research analysis also consisted in defining a methodology for modeling three coupled inductors and using it to implement tunable LNA filter circuit useable in GSM3G system

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Charron, Patrice. "Intégration du sol sabin : la mesure agraire de Manius Curius Dentatus." Master's thesis, Université Laval, 1992. http://hdl.handle.net/20.500.11794/28956.

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Bidal, Gregory. "Intégration et caractérisation de nouveaux modules technologiques pour les applications CMOS à basse consommation." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0082.

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Abstract:

Afin de répondre aux besoins des nouvelles applications dites « mobiles / multimédia», de nouvelles solutions technologiques CMOS émergent pour améliorer le compromis consommation/performance des transistors. D’une part, les dimensions des dispositifs atteignant les échelles nanométriques, des phénomènes parasites, auparavant négligeables, gagnent en importance. D’autre part, la généralisation de l’intégration de plusieurs fonctions sur une même puce (digitale, analogue, mémoire) implique d’anticiper l’optimisation technologique des composants au-delà de la simple miniaturisation. Cette thèse porte sur l’étude, la fabrication et la caractérisation de nouveaux modules technologiques destinés à limiter les courants de fuite et à améliorer le transport des porteurs : empilement de grille combinant diélectrique haute permittivité et grille métallique, transistor à canal complètement déserté intégré sur substrat bulk par technologie « Silicon-On-Nothing », transistor à grille enrobante, nouveaux substrats à double orientation cristalline, techniques de contrainte
Mobile multimedia applications are requiring new CM OS technological solutions in order to improve the performance/consumption trade-off. Since devices dimensions are entering into the nanoscale era, parasitic phenomenon are becoming less and less negligible. This work deals with the study, the fabrication and the characterization of new technological modules that are suitable for reducing leakage components and for boosting carriers transport. Chapter 1 is a review of the state-of-the-art. Chapter 2 presents technological integration of each module and their co-integrability. Chapter 3 gives an overview of electrical performances finally discussed in circuits and SRAM perspectives. Last, in depth characterization of transport relevant parameters su ch as mobility and velocity is detailed in chapter 4. The latter tries to give the main transport limitations for each architecture

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Gensolen, Fabrice. "Architecture et conception de rétines silicium CMOS : intégration de la mesure du mouvement global dans un imageur." Montpellier 2, 2006. http://www.theses.fr/2006MON20182.

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Haffner, Thibault. "Elaboration et intégration de nanofils GeSn pour la réalisation de dispositifs nanoélectroniques basse consommation." Thesis, Université Grenoble Alpes, 2020. https://tel.archives-ouvertes.fr/tel-03066536.

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Abstract:

Depuis les années 60, le développement technologique est principalement porté par la miniaturisation des composants et suit la fameuse conjoncture de Moore. En effet, la miniaturisation apportait, au début, de nombreux avantages. Temps de commutation plus faible, systèmes plus compacts, tension d'alimentation plus faible, et donc, transistors consommant moins, etc. Seulement, cette approche a commencé à s'essouffler ces dernières années. En effet , les limites de la miniaturisation ont commencés à apparaitre et la puissance consommée globale des circuits a commencé à augmenter ce qui limite la réalisation des systèmes. Il devient alors nécessaire de développer des composants basse consommation, tels que les transistors à effet tunnel. Ces transistors ont, à ce jour, un défaut majeur qui est leurs courants à l'état passant, bien plus faible que les MOSFET. Ce courant dépend majoritairement de l'architecture du transistor ainsi que de la largeur de la bande interdite du matériau de l'électrode "source".Nous proposons dans cette thèse d'élaborer et d'étudier des nanofils et des hétérostructures à base de l'alliage germanium-étain. Le $Ge_{1-x}Sn_x$ est un alliage de la colonne IV qui possède un gap très faible, inférieur à 0,66 eV avec la particularité de passer d'un gap indirect à un gap direct à partir d'une concentration de 10% d'étain, ce qui est favorable aux transistors à effet tunnel. Les nanofils ont été élaborés par dépôt chimique en phase vapeur en utilisant le mécanisme vapeur-liquide-solide et des analyses physico-chimiques telles la spectroscopie à rayon X et la spectroscopie par nano-Auger ont été mises en œuvre pour les caractériser. Des hypothèses ont été émises afin de comprendre les mécanismes impliqués dans la croissance de nanofils GeSn et d'en maitriser au mieux l'élaboration. Des hétérostructures axiales qui serviront comme matériaux de base pour la réalisation de transistors à effet tunnel sont présentées et détaillées. Nous présentons par la suite l'étude de l'interface GeSn/diélectrique dans le but d'améliorer les performances des capacités MOS sur GeSn, et donc d'améliorer les dispositifs nanoélectroniques. Des traitements chimiques ont été appliqués sur la surface du GeSn, et des analyses XPS et pAR-XPS ont été menées afin de déterminer l'efficacité des traitements. Afin d'améliorer les performances des capacités MOS, nous avons déposé un empilement formée d'une couche interfaciale suivie d'un diélectrique à forte permittivité, tel que le $HfO_2$, dans le but d'obtenir une densité d'états d'interface la plus faible possible. Enfin, l'intégration et l'étude de transistors à effet tunnel à base d'hétérostructures sont présentées. Nous présentons dans un premiers temps les étapes de développement technologiques développées afin de réaliser les dispositifs nanoélectroniques. Les niveaux de dopage des hétérostructures ont été évalués par le biais de mesures de résistivités. Les performances des transistors à effet tunnel ont été évaluées à l'aide de mesures électriques et ont été confrontées à l'état de l'art actuel
Since the 1960's, technological development has been mainly driven by the miniaturization of components and follows the famous Moore's law. Indeed, miniaturization brought many advantages at the start. Lower switching time, more compact systems, lower supply voltage, and therefore, transistors consuming less, etc. However, this approach has started to falter in recent years. Indeed, the limits of miniaturization began to appear and the overall power consumption of the circuits began to increase which limits the realization of the systems. It then becomes necessary to develop low-consumption components, such as tunnel effect transistors. These transistors have, to date, a major defect which is their currents in the on state, much weaker than the MOSFETs. This current depends mainly on the architecture of the transistor as well as on the gap width of the source material.In this thesis, we propose to develop and study nanowires and heterostructures based on the germanium-tin alloy. The $ Ge_{1-x}Sn_x $ is an alloy of column IV which has a very small gap, less than 0.66 eV with the particularity of passing from an indirect gap to a direct gap from a concentration 10% of tin, which is favorable to tunnel effect transistors. Nanowires were developed by chemical vapor deposition using the vapor-liquid-solid mechanism and physicochemical analyzes such as X-ray spectroscopy and nano-Auger spectroscopy were used to characterize them. Hypotheses have been put forward in order to understand the mechanisms involved in the growth of GeSn nanowires and to better control their development. Axial heterostructures which will serve as basic materials for the realization of tunnel effect transistors are presented and detailed. We then present the study of the GeSn/dielectric interface in order to improve the performance of MOS capacities on GeSn, and therefore, to improve nanoelectronic devices. Chemical treatments were applied to the GeSn surface, and XPS and pAR-XPS analyzes were conducted to determine the effectiveness of the treatments. In order to improve the performance of the MOS capacities, we deposited a stack formed of an interfacial layer followed by a dielectric with high permittivity, such as $ HfO_2$, in order to obtain a low interface trap density. Finally, the integration and study of tunnel effect transistors based on heterostructures are presented. We first present the technological development stages developed in order to produce nanoelectronic devices. The doping levels of the heterostructures were evaluated by means of resistivity measurements. The performances of tunnel effect transistors were evaluated using electrical measurements and were compared with the current state of the art

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M'Lembakani, T'Hengua Félicien. "ÉVALUATION ET AMÉLIORATION DES CAPACITÉS MOTRICES D'ENFANTS INFIRMES MOTEURS CÉRÉBRAUX CONGOLAIS ÂGES DE 6 Â 15 ANS." Doctoral thesis, Universite Libre de Bruxelles, 2018. http://hdl.handle.net/2013/ULB-DIPOT:oai:dipot.ulb.ac.be:2013/264367.

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Abstract:

Evaluation et amélioration des capacités motrices d’enfants infirmes moteurs cérébraux congolais âgés de 6 à 15 ansTHESE de Félicien M’LEMBAKANI T’HENGUA (Lic. Agr. Ed. Phys.)Laboratoire de Neurophysiologie et de Biomécanique du Mouvement. Faculté des Sciences de la MotricitéUNIVERSITE LIBRE DE BRUXELLES (U. L. B.)RESUMEAu cours de ce travail nous avons mesuré les capacités psychomotrices potentielles chez des enfants IMC congolais à Kinshasa dans deux Centre de Rééducation (CRHP et CREBD) et dans le Complexe Scolaire du Mont Amba (UNIKIN) en vue de proposer des programmes adaptés de prise en charge pour améliorer leurs capacités et aptitudes motrices et comportementales. Ceci dans le but aussi d’améliorer leur intégration scolaire et ainsi parvenir à une meilleure immersion familiale et sociétale. Proposer des solutions en ces matières permettrait de faire face à la situation actuelle et ensuite de proposer des solutions relatives aux deux problèmes majeurs des enfants IMC en RDC :- (1) les déficiences motrices dues à des lésions cérébrales irréversibles, - (2) les mépris, totales exclusions, rejet et abandons dont ces enfants sont continuellement victimes de la part des familles et de la société congolaise. Pour parvenir à ces objectifs, nous avons d’abord testés à l’aide de l’échelle de développement psychomoteur de Lincoln-Oseretsky (LOMDS) 160 garçons et filles choisis de façon aléatoire parmi une population de 640 enfants dont 80 IMCs et 80 contrôles. Pour la suite de l’étude et afin d’évaluer les effets d’un entraînement de 9 mois aux activités physiques adaptées (APA), ces deux groupes ont été scindés chacun en deux sous-groupes de 40 sujets, un groupe participant à l’entraînement APA et l’autre servant de contrôle. Avant l’expérimentation APA, un important déficit moteur et psychologique a été mis en évidence chez les 80 enfants IMC par rapport aux 80 enfants contrôles du même âge. Nous n’avons pas observé de différence significative entre les genres. Nos résultats par rapport à la pratique régulière des APA sont importants :les enfants IMC et ainsi que les contrôles qui ont suivi les APA ont nettement amélioré leurs performances finales. Ceci signifie clairement que les aptitudes physiques, et cognitives de ces enfants ont été nettement améliorées. De plus, nous avons démontré, avant les APA, l’absence de relation entre l’âge des enfants IMC et le score au test LOMDS, alors que cette relation existe bien chez les enfants contrôles. De façon inattendue, après les 9 mois d’entraînement cette relation entre l’âge des enfants IMC et le score a pu être démontrée. A l’opposé de ces résultats positifs les scores au sein des groupes n’ayant pas participé aux APA n’ont pas évolués durant cette période de 9 mois. En conclusion, cette thèse démontre qu’un entraînement par les APA des enfants IMC conduit à une amélioration significative de leur aptitude motrice et cognitive. Ces résultats balaient toutes les opinions mystico-religieuses en cours en RDC selon lesquelles les enfants IMC congolais seraient inaptes à tout effort mental, à l’apprentissage et donc à une insertion familiale et sociale
Doctorat en Sciences de la motricité
info:eu-repo/semantics/nonPublished

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Gatet, Laurent. "Intégration de Réseaux de Neurones pour la Télémétrie Laser." Phd thesis, Toulouse, INPT, 2007. http://oatao.univ-toulouse.fr/7595/1/gatet.pdf.

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Abstract:

Grandes lignes : Un réseau de neurones est une architecture paramétrable composée de plusieurs modules appelés neurones. Ils peuvent être utilisés pour compenser des variations non souhaitées de certains phénomènes physiques ou pour effectuer des tâches de discrimination. Un réseau de neurones a été intégré en technologie CMOS basse tension pour être implanté au sein d'un télémètre laser par déphasage. Deux études ont été menées en parallèle. La première consiste à lever l'indétermination sur la mesure de distance déduite de la mesure de déphasage. La seconde étude permet la classification de différents types de surfaces à partir de deux signaux issus du télémètre. Résumé détaillé : Un réseau de neurones a la faculté de pouvoir être entraîné afin d'accomplir une tâche d'approximation de fonction ou de classification à partir d'un nombre limité de données sur un intervalle bien défini. L'objectif de cette thèse est de montrer l'intérêt d'adapter les réseaux de neurones à un type de système optoélectronique de mesure de distance, la télémétrie laser par déphasage. La première partie de ce manuscrit développe de manière succincte leurs diverses propriétés et aptitudes, en particulier leur reconfigurabilité par l'intermédiaire de leurs paramètres et leur capacité à être intégré directement au sein de l'application. La technique de mesure par télémétrie laser par déphasage est développée dans le deuxième chapitre et comparée à d'autres techniques télémétriques. Le troisième chapitre montre qu'un réseau de neurones permet d'améliorer nettement le fonctionnement du télémètre. Une première étude met en valeur sa capacité à accroître la plage de mesure de distance sans modifier la résolution. Elle est réalisée à partir de mesures expérimentales afin de prouver le réel intérêt de la méthode comportementale développée. La deuxième étude ouvre une nouvelle perspective relative à l'utilisation d'un télémètre laser par déphasage, celle d'effectuer la classification de différents types de surfaces sur des plages de distances et d'angles d'incidence variables. Pour valider expérimentalement ces deux études, les cellules de base du neurone de type perceptron multi-couches ont été simulées puis implantées de manière analogique. Les phases de simulation, de conception et de test du neurone analogique sont détaillées dans le quatrième chapitre. Un démonstrateur du réseau de neurones global a été réalisé à partir de neurones élémentaires intégrés mis en parallèle. Une étude de la conception des mêmes cellules en numérique est détaillée succinctement dans le cinquième chapitre afin de justifier les avantages associés à chaque type d'intégration. Le dernier chapitre présente les phases d'entraînement et de validation expérimentales du réseau intégré pour les deux applications souhaitées. Ces phases de calibrage sont effectuées extérieurement à l'ASIC, par l'intermédiaire de l'équation de transfert déterminée après caractérisation expérimentale et qualification du réseau de neurones global. Les résultats expérimentaux issus de la première étude montrent qu'il est possible d'obtenir à partir des signaux de sorties du télémètre et du réseau de neurones, une mesure de distance de précision (50µm) sur un intervalle de mesure 3 fois plus important que celui limité à la mesure du déphasage. Concernant l'application de discrimination de surfaces, le réseau de neurones analogique implanté est capable de classer quatre types de cibles sur l'intervalle [0.5m ; 1.25m] pour un angle d'incidence pouvant varier de - π /6 à + π /6.

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Kalieu, Christian. "Surgissement, prolifération et intégration des motos-taxis dans les villes camerounaises : les exemples de Douala et Bafoussam." Thesis, Brest, 2016. http://www.theses.fr/2016BRES0078/document.

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Abstract:

Au cours des dernières décennies, la mobilité dans les villes camerounaises a été marquée par la croissance considérable du trafic des motos-taxis, qui constituent désormais le mode de déplacement dominant. La sédimentation actuelle des deux-roues dans la circulation génère des nuisances, des problèmes et des coûts pour la collectivité et les usagers. La conséquence la plus directe provoquée par cette mutation de la mobilité est l’augmentation croissante des accidents. Les motos sont désormais au coeur de violents conflits d’usage sur la voie publique. L’objectif de notre recherche est double, il s’agit d’abord d’améliorer la prise de conscience de l’importance des enjeux et des externalités et, ensuite, de proposer des pistes de réflexion pour favoriser le passage d’une cohabitation conflictuelle à une cohabitation pacifique entre les motos-taxis et les autres usagers de la route. Celle-ci nécessite une réponse urbanistique, pédagogique, sociologique et politique, elle implique une gouvernance et une gestion urbaine appropriée
During the last decades, daily urban and rural displacements in Cameroonian towns have suffered from an increase of motorcycle taxis in traffic flow. Those taxis are now considered the major mode of urban transport. This current predominance of two-wheelers in the urban landscape generates an explosive growth of pollution, road traffic accidents and public spending. The most direct and profound impact of this mutation is the increase of motorcycle accidents. Motorcycles are consequently the cause of violent conflicts among road users on the public highway. Our research has two goals: the first one is improving people's awareness of what is at stake concerning the motorcycle system and his negative effect in urban mobility, and the second one is giving food for thought in order to improve relations between motorcycle taxis and the other road users. We also want to help find solutions to manage and integrate motorcycles and their commercial use in the city. To do so, we will focus on urban, instructive, sociological and political approaches and on appropriate urban planning

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Salimy, Siamak. "Développement, intégration et modélisation de composants passifs intégrés en couches minces dans une filière CMOS." Nantes, 2010. http://archive.bu.univ-nantes.fr/pollux/show.action?id=20bf03cd-b6fe-4f96-bb0f-365e5de32250.

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Abstract:

Nous proposons dans cette thèse de développer une technologie de composants passifs dans les niveaux de métallisation d'une filière industrielle en effectuant un report des contraintes en performances sur les propriétés des matériaux utilisés en couches minces. Nous présentons la démarche adoptée à travers trois étapes clés du développement des composants passifs intégrés dans une technologie CMOS 0. 5µm. Les résultats de chacun de ces niveaux sont présentés et illustrés ici à travers un type de composant passif donné. Le premier niveau se place au plus proche du matériau, et est appliqué au cas des condensateurs MIM. La caractérisation électrique de couches minces diélectriques de TixTayO est effectuée à partir de capacités MOS pour valider les performances du diélectrique avant son intégration dans la filière pour réaliser les condensateurs MIM. Dans un second temps, l'analyse est portée à l'interface entre le matériau et le composant, et nous intéressons alors aux résistances intégrées. Un schéma d'intégration des couches minces résistives de TiNxOy dans les niveaux d'interconnexions de la filière CMOS est proposé et testé afin d'évaluer les caractéristiques électriques des résistances. Enfin, le dernier niveau d'analyse met l'accent sur le composant intégré et en particulier sur sa représentation électrique. Dans cette dernière étape, nous développons un modèle d'échelle d'inductances spirales basé sur un circuit localisé, et dont les éléments peuvent-être évalués analytiquement à partir des paramètres géométriques et des caractéristiques de la technologie. Ce travail de recherche cherche donc à fournir une vue d'ensemble sur le développement d'une technologie de composants passifs en CMOS
In this thesis we present the development of a high density integrated passive technology. The aim is to integrate thin film passive components in the Back End of Line of an industrial CMOS technology by introducing limited additional steps. We propose to report all the electrical performance constraints of the components on the materials characteristics. The tree main steps to develop the integrated passives in O. 5µ-CMOS technology are presented. The first level of our study is focused closer to the material, and is applied in the case of MIM capacitors. The electrical characterization of TixTayO dielectrics thin film is performed from MOS capacitors to validate the material electrical performances before starting its process integration to realize the MIM capacitors. Secondly, the interface between the material and the component is studied. Based on the thin film resistors, we propose an integration schema for TiNxOy resistive thin film in the metallization layers of the CMOS technology. The electrical characteristics of the resistors are measured and validated via experiments. The last step of the study is focused on the integrated component level and its electrical modeling a new scalable, physical and analytical enhanced simple-П model of spiral inductors in CMOS technology is proposed. The entire model elements are determined under quasi-static approximations to obtain a fully scalable model from the geometrical and technological properties of the inductors. In this thesis, the bases for the development of integrated passive component in a CMOS technology are presented

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Billaud, Mathilde. "Intégration de semi-conducteurs III-V sur substrat Silicium pour les transistors n-MOSFET à haute mobilité." Thesis, Université Grenoble Alpes (ComUE), 2017. http://www.theses.fr/2017GREAT010/document.

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Abstract:

La substitution du canal de silicium par un semi-conducteur III-V est une des voies envisagées pour accroitre la mobilité des électrons dans les transistors n-MOSFET et ainsi réduire la consommation des circuits. Afin de réduire les coûts et de profiter des plateformes industrielles de la microélectronique, les transistors III-V doivent être réalisés sur des substrats de silicium. Cependant, la différence de paramètre de maille entre le Si et les couches III-V induit de nombreux défauts cristallins dans le canal du transistor, diminuant la mobilité des porteurs. L’objectif de cette thèse est la réalisation de transistors à canal III-V sur substrat de silicium au sein de la plateforme microélectronique du CEA Leti. Dans le cadre de ces travaux, deux filières technologiques d’intégration ont été développées pour la réalisation de transistors tri-gate à base d’In0,53Ga0,47As sur substrat de silicium : par un collage moléculaire d’une couche d’InGaAs sur InP et par une épitaxie directe de la couche d’InGaAs sur substrat Si. Les différentes étapes technologiques spécifiques à l’InGaAs ont été mises au point au cours de ces travaux, en prenant en compte les contraintes de contamination des équipements. Le traitement de surface de l’InGaAs et le dépôt du diélectrique de grille à haute permittivité (type high-k) par ALD ont été particulièrement étudiés afin de réduire la quantité d’états d’interface (Dit) et d’optimiser l’EOT. Pour cela, des analyses XPS et des mesures électriques C(V) de capacités MOS ont été réalisées à l’échelle d’un substrat de 300mm de diamètre
The replacement of the silicon channel by III-V materials is investigated to increase the electron mobility in the channel and reduce the power consumption. In order to decrease the cost and to take advantage of the microelectronic silicon platform, III-V transistors must be built on Silicon substrates. However, the lattice parameter mismatch between Silicon and the III-V layers leads to a high defects density in the channel and reduces the carrier mobility. This thesis aims to realize III-V transistors on silicon substrate in the CEA-Leti microelectronic clean room. In the frame of this PhD, two integration process are elaborated to realize In0,53Ga0,47As tri-gate transistors on silicon: the molecular bonding of an InGaAs layer grown on a InP substrate, and the direct epitaxy of InGaAs on a silicon substrate. The fabrication steps for InGaAs transistors were developed, taking into account the clean room contamination restriction. InGaAs surface treatment and high-permittivity dielectric deposition by ALD are studied in order to reduce the density of interface states (Dit) and to optimize the EOT. XPS analysis and C(V) measurement are performed at the scale of a 300mm Silicon substrate

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Arnal, Vincent. "Intégration et caractérisation des performances de l'isolation par cavités des interconnexions en cuivre pour les technologies CMOS sub 90 nm." Chambéry, 2002. http://www.theses.fr/2002CHAMS010.

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Abstract:

La transmission du signal dans les interconnexions devient un élément critique des circuits intégrés en raison de l'augmentation de la densité des composants et de leur fréquence de fonctionnement. En effet, le délai de propagation des signaux et le couplage diaphonique entre lignes voisines dictent les performances et sont susceptibles de générer des erreurs de fonctionnement. Pour répondre à ces limitations, les interconnexions en cuivre doivent être isolées par des diélectriques à constante diélectrique faible, dits "low k", qui remplacent l'oxyde de silicium, dont la permittivité relative est égale à 4,2. Dans cette étude, nous développons une nouvelle approche qui consiste à intégrer un isolant clazsique, typiquement l'oxyde de silicium, dont le procédé de dépôt PECVD non-conforme crée des cavités d'isolation entre les lignes d'espacements les plus réduits. L'avantage majeur de la technique est l'obtention d'une isolation équivalente à celle d'un diélectrique de permittivité relative inférieur à 2 grâce à l'introduction partielle du vide dans la structure. La faisabilité de cette approche réside dans l'intégration sélective et locale des cavités ainsi que sur le contrôle du procédé de dépôt quelles que soinet les dimensions des motifs du circuit. Pour cela, un niveau de lithographie spécifique a été utilisé ; il définit les zones de placement des cavités en respectant les règles de dessin définies. L'intégration est menée dans une architecture d'interconnexion en cuivre damscène à plusieurs niveaux de métallisation afin de valider le fonctionnement électrique des interconnexions ainsi que de tester leur fiabilité. Pour caractériser les performances de cette technique d'isolation, les capacités de couplages entre lignes sont simulées et mesurées afin d'extraire une permittivité équivalente. La caractérisation se poursuit par l'étude de la propagation du signal dans des lignes de transmission isolées et couplées dans le domaine des hautes fréquences, jusqu'à 40 GHz. L'isolation locale des lignes voisines par la cavité impacte significativement la réduction du couplage par rapport à l'utilisation des diélectriques homogènes. Ces résultats démontrent le potentiel de cette technique pour atteindre les performances requises pour les technologies CMOS inférieures à 90 nm
Signal transmission along interconnects become critical in integrated circuits due to the increase of components density and clock frequency. Indeed, signal propagation time and crosstalk between adjacent lines are drivung performances and may generate logical faults. To overcome these limitations, copper interconnects have to be isolated by low permittivity dielectrics, known as "low k", instead of silicon oxide which relative dielectric constant is 4,2. In this study, we have developed a new approach where conventional dielectrics, for instance silicon oxide, continue to be integrated. But in this case, the non-conformal PECVD deposition process is taken into advantage to create cavities where they are really needed ie : between lines which are the most close. The major goal of the technique is to obtain an equivalent dielectric insulation with a permittivity below 2 by creating cavities between metal lines. This method is feasible if a selective and local integration of cavities is applied, making the deposition process uniform whatever dimensions of the circuit are. For that, a specific lithographiy mask is used, it defines placement of cavities in respect with design rules preliminary defined. The integration is carried out in a copper damascene architecture with several levels in order to check electrical parameters and reliability of interconnects. To characterize performances of a such insulation technique, coupling capacitances between lines are simulated and measured in order to extract an equivalent permittivity. Characterization continues by the study of signal propagation in isolated and coupled transmission lines in frequency domain up to 40 GHz. Insulation by cavity impacts significantly the reduction of crosstalk and crosstalk induced delay in comparison with homogeneous dielectrics. These results demonstrate the great potential of the technique to achieve required performances for sub 90 nm CMOS technologies

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Grelu, Carloman. "Intégration de transistors haute tension en technologie CMOS 0,13 µm pour la gestion d'énergie des systèmes portables." Lyon, INSA, 2005. http://theses.insa-lyon.fr/publication/2005ISAL0065/these.pdf.

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Abstract:

Les systèmes portables requièrent le développement de composants switch haute tension (20 V) plus performants et moins coûteux. Dans ce contexte, de nouvelles architectures de composants Drift-MOSFET ont été intégrées dans une technologie CMOS 0. 13 m. Ces composants, destinés à remplacer les Diffused-MOSFET couramment utilisés pour les applications switch, sont en effet moins coûteux à la fabrication. A partir d'une étude théorique sur l'origine des pertes de puissance, différentes architectures de Drift-MOSFET, visant à minimiser les pertes par commutation et par effet Joule, ont été implémentées. Les optimisations technologiques mises en œuvre consistent principalement en la réduction de la longueur de canal et de la zone de recouvrement grille-drain ainsi qu'à l'ajout d'une seconde grille (grille dummy) au-dessus du drain. Un modèle petit signal de la capacité de grille en fonctionnement switch, permettant de linéariser l'expression de la capacité moyenne Cgg en fonction du rapport tension de charge sur tension de commande Vdd/Vgg, a été développé. Ce modèle, couplé à la mise en oeuvre d'une technique expérimentale de mesure de la capacité aussi proche que possible du fonctionnement en circuit, permet de comparer les performances des différentes architectures en mettant en évidence l'impact de l'effet Miller sur les pertes par commutation. Les différents résultats expérimentaux montrent que certaines versions de Drift-MOSFET présentent des performances comparables aux DMOS. La version avec la grille dummy permet d'obtenir de meilleures performances, et plus particulièrement une très faible sensibilité à l'effet Miller. Cette étude permet de faire un bilan des architectures potentielles pour les applications switch 20 V et met en évidence l'impact grandissant de l'effet Miller dans les technologies futures ; l'intérêt potentiel du DriftMOSFET à grille dummy est ainsi souligné
Mobile applications require to develop high voltage (20 V) switching devices with higher performances in combination with the lowest cost as possible. In this context, due to their lower fabrication cost, new Drift-MOSFET architectures were integrated into a 0. 13 µm CMOS technology, to replace the commonly used Diffused-MOSFETs. Based on results from a theoretical analysis on power losses in switching applications, several Drift-MOSFET releases were implemented to reduce both switching and heat's Joule losses. Main technological improvements consist of reducing both channel and gate to drain overlap lengths and of finally adding a dummy gate above the drain. These evolutions enable to reduce the linear resistance Ron and the average gate capacitance Cgg, which are respectively accountable to heat’s Joule losses and switching losses. We developed a small signal model for the gate capacitance in switching mode to express the average gate capacitance Cgg as a function of control drain (Vdd) and gate (Vgg) biases. The final expression of Cgg is linearly dependent of Vdd/Vgg ratio. By coupling this model to a specific measurement protocol, as close as possible of real operating conditions, we can easier compare devices performances taking into account Miller effect impact on switching losses. Results reveal that some Drift-MOSFETs releases present comparable performances to DMOS in addition to a more cost effective. The dummy gated Drift-MOSFET release presents best performances than DMOS and especially a very low Miller effect sensitivity. This study enables to do the statement of the different competitors for 20 V switching applications and to underline the necessity to take into account Miller effect for future technologies with lower command gate biases Vgg and then higher Vdd/Vgg ratios

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Bourennane, Abdelhakim. "Etude et conception de structures bidirectionnelles en courant et en tension commandées par MOS." Toulouse 3, 2004. http://www.theses.fr/2004TOU30098.

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Abstract:

Ces travaux s'inscrivent dans le contexte de l'intégration fonctionnelle. Nous nous intéressons plus particulièrement aux interrupteurs bidirectionnels commandés par MOS. Ces interrupteurs devraient pouvoir remplacer le triac dans les applications domestiques. En effet, le triac est un composant commandé en courant nécessitant une énergie de commande relativement élevée par rapport aux dispositifs commandés en tension. Ainsi, dans un premier temps nous avons analysé la plupart des structures proposées dans la littérature afin de déterminer leurs avantages et leurs limitations, et dans un second temps, nous avons proposé de nouvelles structures. La première est un MOS-triac qui permet de doter le triac d'une impédance d'entrée élevée, et d'avoir une structure triac commandée en tension. Cette structure a été analysée, à l'aide de simulations 2D, conçue, réalisée et caractérisée. La deuxième structure est un MOS-thyristor bidirectionnel en courant et en tension. Elle utilise un nouveau principe de mise en conduction dans le troisième quadrant de fonctionnement. En effet, ce principe est utilisé pour la première fois dans les dispositifs de puissance. Afin de vérifier que l'IGBT latéral est en mesure de fournir un courant nécessaire pour le déclenchement du thyristor vertical, un IGBT latéral et un thyristor vertical ont été réalisés et associés de manière hybride. La caractérisation de ces deux composants a montré qu'il est possible d'obtenir le fonctionnement souhaité en associant monolithiquement ces deux composants. Enfin, La dernière structure proposée est un MOS thyristor bidirectionnel en courant et en tension dont les électrodes de commandes et de puissance sont sur la même face du substrat de silicium. Cette particularité devrait faciliter l'intégration d'éléments passifs avec ce dispositif de puissance. L'analyse du fonctionnement de cette structure est effectuée à l'aide de simulations 2D et des éléments de conception ont été donnés dans l'optique de les réaliser.
This thesis work deals with the design of new MOS gated ac switch structures for ac mains applications, using functional integration. These devices are intended to replace the triac in ac mains applications. Indeed, the triac is a current controlled device requiring moderate amount of control power compared to voltage controlled devices. To develop new structures, the MOS controlled bidirectional devices proposed in the state of th art were analysed and their advantages as well as their drawbacks were highlighted. The first structure that we proposed is a MOS-riac that allows to have a triac structure with high input impedance and a voltage controlled structure. This structure is analysed using 2D simulations, designed, realised and we gave some experimental results. The second structure is a voltage and current bidirectional MOS-thyristor device. This structure uses a new type of triggering mode in the third quadrant of operation. Indeed, this mode of triggering is used for the first time in power semiconductor devices. To check that the lateral IGBT is capable of supplying the necessary current to turn-on the vertical thyristor, a lateral IGBT and a vertical thyristor were realised separately. The characterisation of these two components showed that it is possible to obtain the desired operation by integrating monolithically these two components. The third and last structure we proposed is also a bidirectional MOS controlled device. .

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Lenoble, Damien. "Étude, réalisation et intégration de jonctions P+/N ultra-fines pour les technologies CMOS inférieures à 0,18 micromètre." Toulouse, INSA, 2000. http://www.theses.fr/2000ISAT0041.

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Abstract:

La réalisation de jonctions ultra-fines est nécessaire à la formation des extensions du drain et de la source des transistors CMOS fortement sub-microniques. La formation de jonctions de type p+/n inférieures à 40 nm en profondeur nécessite l'utilisation d'implantation d'ions B+ à très faible énergie. Après avoir démontré les limites d'un tel procédé et notamment la saturation de la profondeur de jonction après implantation, nous avons étudié les techniques alternatives de dopage et en particulier le dopage assisté par faisceau laser. En raison de la finalité industrielle de nos travaux, le procédé de dopage par plasma (plasma doping) nous est apparu comme la solution la plus intéressante pour repousser les problèmes inhérents à l'implantation ionique standard (amélioration du triptyque performances/intégration/fiabilité). Ainsi, nous nous sommes attachés à développer et à caractériser cette nouvelle technique. Parallèlement à ces travaux, les mécanismes de diffusion anormale du bore ont été étudiés. L'intérêt d'un recuit d'activation dit "spike" a ainsi été démontré pour améliorer le compromis entre la résistance de couche Rj et la profondeur de la jonction Xj. Enfin, nous avons mis en évidence un nouveau phénomène de diffusion accélérée du bore. Nous l'avons nommée POED pour Post-Oxidation Enhanced Diffusion, cette diffusion anormale est induite par les oxydes sacrificiels conventionnellement utilisés en microélectronique. Les optimisations de chacun de ces facteurs ont permis d'améliorer les caractéristiques de la jonction et notamment le compromis universel de l'implantation Rj/Xj. Des jonctions aussi fines que 20 nm avec une résistance de couche égale à 1000 ohms/. . Ont été fabriquées. Fabriquées par plasma doping et intégrées pour la première fois à des transistors de dimension 0,1-æm, elles ont permis d'obtenir des transistors fonctionnels dont les caractéristiques de sortie sont conformes aux spécifications requises. Nous avons également proposé une figure de mérite originale qui permet de prévoir en première approximation l'intérêt technologique d'une jonction ultra-fine à partir de son couple Rj/Xj.

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Toni, Kotchikpa Arnaud. "Conception et intégration d'un convertisseur buck en technologie 28 nm CMOS orientée plateformes mobiles." Thesis, Lyon, 2019. http://www.theses.fr/2019LYSEI049.

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Abstract:

Ce travail de thèse présente la conception d’un convertisseur Buck 3 états pour améliorer le comportement dynamique des tensions d’alimentations des microprocesseurs. La topologie du convertisseur est dans un premier temps, implémentée en technologie IBM CMOS 180 nm pour la validation de la structure 3 états. Le prototype réalisé utilise une tension d’entrée de 3.6V et génère une tension de sortie de 0.8V à 2V. Sa réponse aux transitoires de charge ne montre que 1 à 2% de surtension prouvant ainsi l’avantage du régulateur en dynamique. Le convertisseur 3 états est dans un deuxième temps intégré en technologie 28 nm CMOS HPM (cette technologie est essentiellement utilisée pour les microprocesseurs). Les résultats des tests effectués sur le prototype réalisé confirment les performances en économie d’énergie, de surface et de réponse dynamique. Ce prototype délivre en effet 0.5 à 1.2V en sortie pour 1.8V en entrée et présente un rendement maximal de 90%. Les mesures de régulation dynamique montrent qu’il permet d’obtenir moins de 5% de bruit sur le processeur et 10 mV/ns de commutation de tensio
This thesis work consists into the design of a 3 states buck converter targeting the improvement of dynamic regulation of microprocessors supplies. The topology of the converter is, at first, implemented in IBMCMOS 180 nm technology to validate the transient performances of the3 states regulator. The prototype in 180 nm, uses an input voltage of 3.6V and outputs a voltage in the range of 0.8V to 2V. Its response to load transients shows about 1% of undershoot and 2 % of overshoot, proving a good dynamic behavior for a simple structure compared to state of the art.The 3 states converter is then integrated in 28 nm CMOS HPM (technologymostly used for microprocessors desgn). The experimental results on the prototype confirm the performances in terms of energy and area savings, aswell as dynamic response. The chip delivers 0.5V to 1.2V from a 1.8V supply,and shows a 90% peak efficiency. The measurements of dynamic regulation show less than 5% of noise on the processor supply and 10 mV/ns outputvoltage switching for DVFS purpose

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Pillet, Nicolas. "Conception et intégration de convertisseurs analogique/numérique, compacts, à bas bruit, adaptés aux capteurs CMOS destinés à la détection de particules chargées." Strasbourg, 2010. https://publication-theses.unistra.fr/public/theses_doctorat/2010/PILLET_Nicolas_2010.pdf.

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Abstract:

Les capteurs CMOS ont connu un développement croissant ces dernières années dans le monde de l’instrumentation car ils permettent d’intégrer sur le même substrat un élément sensible ainsi que des éléments de traitement du signal pour un cout de fabrication faible. L’équipe CMOS-ILC de l’IPHC développe des matrices de pixels en technologie CMOS pour des détecteurs dans le domaine de la physique des particules depuis une dizaine d’année. Lors de l’utilisation de ces capteurs pour des trajectomètres, il peut être intéressant d’augmenter la résolution spatiale des détecteurs. Ceci peut être obtenu en implantant des convertisseurs analogique numérique (CAN) en bas des colonnes de matrice de pixels. Ces CANs doivent répondre à des contraintes extrêmement fortes en termes de dimension, de vitesse de conversion et de consommation. Trois prototypes de CAN présentant des architectures différentes ont été développés afin de répondre à ces spécifications. Le premier est un CAN double rampe numérique, le second un CAN à approximation successive, enfin le troisième prototype est un CAN à résolution progressive. Trois circuits intégrant ces différentes architectures de CAN ont été réalisés et caractérisés. Les résultats ont permis d’effectuer une comparaison des différents prototypes existant dans le cadre d’une intégration en bas de matrices de pixels utilisées pour la trajectometrie pour la physique des particules
Development of CMOS sensors has grown exponentially in the world of instrumentation in the past years because of their ability to integrate a sensitive element and the associated readout electronics on the same substrate at a low price. The CMOS-ILC team of IPHC has developed matrix of CMOS pixels for detectors used in particle physics for the last ten years. While using this kind of detectors for trajectometry, it could be interesting to raise the spatial resolution of the detectors. It could be fulfilled by implementing analog to digital converter (ADC) in the bottom of the column’s matrix. These ADCs must response to very strong constraint in term of dimension, conversion speed and power consumption. Three prototypes of ADCs with different architectures have been developed in order to respond to these specifications. The first one is a double numerical ramp ADC, the second one is a successive approximation ADC and the last one is an ADC with a progressive resolution. Three chips with these different architectures have been submitted and tested. The results have led to a comparison of the different technics in use in this particular field

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Javerliac, Virgile. "Développement d'un modèle compact de la jonction tunnel magnétique de première génération et son intégration dans la réalisation d'architectures logiques reprogrammables hybrides magnétique-CMOS." Grenoble INPG, 2006. http://www.theses.fr/2006INPG0146.

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Abstract:

Alors qùe dans les circuits logiques CMOS standards, la fonctionnalité est fixée, les circuits logiques matériellement programmables sont à même de s'adapter au type d'information à traiter. Ce travail de thèse porte sur l'étude et la réalisation de circuits hautement reconfigurables combinanttechnologies CMOS et technologies nano magnétiques de type MRAM, ces dernières ayant démontré leur potentiel en terme de vitesse, de robustesse et de non-volatilité, nous transposons ce concept aux circuits de type FPGA. La simulation de ces architectures hybrides magnétique CMOS nécessite au préalable le développement d'un modèle électrique de type SPICE de la jonction tunnel magnétique, élément clé de la cellule MRAM, qui est ensuite intégré dans le flot de conception microélectronique standard. Enfin, une architecture de type FPGA combinant vitesse et non-volatilité est proposée et son comportement modelisé en détail
Whereas in standard CMOS logic the circuit functionality is fixed, in hardware programmable logic circuits it is possible to adapt the functionality to the circuit environment. Ln this thesis, we study highlyreconfigurable circuits which combine CMOS and nano magnetic MRAM-Like technologies. MRAM having recently demonstrated his potential in terms of speed, endurance and non-volatility, we transfert the concept to FPGA circuits. The simulation of such magnetic CMOS hybrid architectures requires at first the development of a SPICE-Like model of the magnetic tunnel junction, which is the building block of the MRAM cell. This model is further implemented into a standard microelectronic cad flow. Finally, an FPGA architecture combining speed and non-volatility is proposed and throughfully modeled

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Fourment, Sabine. "Intégration multifonctionnelle dans un microsystème optique : application à un capteur de déplacement." Toulouse 3, 2003. http://www.theses.fr/2003TOU30064.

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Abstract:

L'intégration fonctionnelle dans les microsystèmes opto-électro-mécaniques (MOEMS) ouvre la voie à la miniaturisation, à l'accroissement de la fonctionnalité des systèmes optiques actuels, et à l'émergence de nouveaux systèmes. Elle repose sur la conception et le développement de procédés technologiques collectifs et à faible coût, en s'appuyant sur les acquis de la microélectronique sur silicium. Dans cette perspective, les travaux présentés dans cette thèse ont pour but la miniaturisation d'un capteur de déplacement de résolution nanométrique et de grande course, basé sur les phénomènes diffractifs et interférométriques. Le premier objectif est de montrer l'intérêt et la faisabilité d'une intégration sur une plateforme en silicium des fonctions optiques et électroniques, selon une technologie CMOS conventionnelle. Un ultime niveau d'intégration, reposant sur un principe original de détection interférométrique, est ensuite proposé. Nous montrons d'abord la compatibilité d'une technologie CMOS standard avec le cahier des charges du capteur, notamment dans le domaine de la photodétection, puis nous présentons l'étude d'optoASICs regroupant les fonctions de détection, de conditionnement et de traitement du signal. La conception de la carte support, le report du composant sur la carte et l'intégration de l'ensemble dans un boîtier compact et fonctionnel sont exposés et un prototype est réalisé. Afin d'accroître compacité et fonctionnalité du capteur, nous proposons alors un concept original d'intégration, réalisant à la fois les fonctions de mise en interférences et de détection. La faisabilité technologique de ce concept est obtenue en réalisant ce détecteur spécifique, selon un procédé compatible avec une technologie CMOS. La mesure de déplacement, utilisant le principe du capteur, permet d'analyser la validité de cette approche. Enfin, la sensibilité de ce nouveau dispositif aux différents paramètres structuraux et aux conditions de fonctionnement est étudiée
In Micro Optical Electromechanical Systems (MOEMs), functional integration paves the way for miniaturized systems, an increase in the functionality of current optic systems and the emergence of new systems. This integration relies on the design and development of collective, low cost technological processes using microelectronics on silicon. This work consists in miniaturizing a long range and nanometer resolved displacement sensor based on diffractive and interferometric phenomena. First, the interest and feasibility of integration of optic and electronic functions on silicon platform, using conventional CMOS technology is discussed. In the second part, an ultimate level of integration, based on original principle of interferometric detection, is proposed. First, the compatibility of standard CMOS technology with the sensor specifications is demonstrated, in particular in the photodetection domain. Then, we present the study of optoASICs including photodiodes and signal processing. Support card design, the component transfer onto this card and integration of the whole assembly into a compact and functional package are described and a prototype is fabricated

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Schanen, Jean-Luc. "Intégration de la compatibilité électromagnetique dans la conception de convertisseurs statiques en électronique de puissance." Grenoble INPG, 1994. https://hal.archives-ouvertes.fr/tel-01907791.

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Abstract:

De nos jours, la nécessité se fait de plus en plus sentir de prendre en compte les formes d'ondes réelles au sein d'un convertisseur statique. Surtensions, surcourants, à l'origine de fatigue voire de destruction des semi-conducteurs, mais aussi courants perturbateurs issus du convertisseur en peuvent plus être négligés dans la phase de conception. L'emploi de prototypes s'avère alors indispensable, ce qui entraîne une augmentation des coûts et temps de développement. Des logiciels existent permettant la modélisation des composants semi-conducteurs (PACTE développé par le CEGELY), mais ils nécessitent la connaissance parfaite de l'environnement de ceux-ci. Cet environnement électromagnétique détermine é gaiement le pouvoir perturbateur et la susceptibilité du convertisseur statique. Nous avons développé un logiciel (lnCa) permettant le calcul des inductances parasites dues aux connexions pour des géométries tridimensionnelles. Des formules de calcul de capacités parasites ont également été mises en leurre. Deux types de simulations sont présentées : l'une avec PACTE et les modèles de semi-conducteurs, l'autre en utilisant un simulateur nodal (CIRCUIT), pour s'affranchir de l'emploi de ces modèles. Les résultats obtenus sont prometteurs

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Ribot, Pascal. "Développement et réalisation de structures Silicium et Silicium-Germanium par RTCVD et leur intégration dans les technologies BiCMOS et CMOS avancées." Université Joseph Fourier (Grenoble), 2001. http://www.theses.fr/2001GRE10051.

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Mbow, Ndeye Awa. "Conception et intégration en technologie CMOS d'un circuit de lecture et d'identification de coïncidences à résolution temporelle de l'ordre de la nanoseconde destiné à l'imagerie biomédicale." Strasbourg, 2009. https://publication-theses.unistra.fr/restreint/theses_doctorat/2009/MBOW_Ndeye_Awa_2009.pdf.

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Abstract:

Les séquençages du génome humain et du génome de la souris ont montré que parmi les 30000 gènes que possèdent l'homme et la souris, seuls 300 diffèrent. Cette remarquable similitude rend possible l'étude du développement de certaines maladies sur des souris telles que les maladies cardio-vasculaires, le cancer, les maladies neurodégénératives à savoir les maladies d'Alzheimer ou de Parkinson entre autres. Ainsi des modèles murins représentant les pathologies humaines se sont multipliés. L'imagerie moléculaire permettant de coupler à la fois les informations fonctionnelles et anatomiques est devenue un outil indispensable à la recherche biomédicale. A cet effet, un des axes de recherche du groupe ImaBio de l'Institut Pluridisciplinaire Hubert Curien (IPHC) est le développement d'un système d'imagerie multimodale préclinique dénommé AMISSA (A Multimodality Imaging System for Small Animal) dédié au petit animal. Cette voie de recherche technologique multimodale constitue une solution innovante aux problèmes posés par la biologie. Le nombre de voies du système envisagé (6144) pour la modalité TEP (Tomographie à Emission de Positons) qui devra s'intégrer dans la plate-forme AMISSA ainsi que la taille de l'objet à imager qui tient dans un diamètre de 6 cm nécessitent une électronique de lecture intégrée. L'imageur TEP est conçu de manière à atteindre les objectifs de résolution spatiale de 1 mm3 avec une efficacité de détection supérieure à 15%. Du fait de la géométrie envisagée pour le détecteur, cette électronique doit conditionner une large gamme de fonctionnement allant de quelques femto coulombs à 104 pC pour la mesure de charges. Pour minimiser les coïncidences fortuites, une résolution temporelle inférieure à la nanoseconde permettant d'obtenir une fenêtre temporelle étroite est indispensable. La participation au développement de cette électronique dédiée au module de détection du micro TEP et aussi à sa caractérisation font l'objet de cette thèse. Un prototype d'ASIC (Circuit Intégré à Application Spécifique) de 10 voies nommé IMOTEPA pour la mesure de charges et un autre de 16 voies nommé IMOTEPD dédié au marquage en temps des photons pour la recherche de coïncidences ont été développés en technologie CMOS 0,35μm d'AMS. Ces deux microcircuits nous ont permis de valider séparément les parties analogique et numérique de l'électronique de lecture du photodétecteur. L'objectif final est d'arriver à un ASIC unique réalisant simultanément ces deux fonctions. Les résultats obtenus, notamment une Non-Linéarité Intégrale (NLI) et une diaphonie inférieures respectivement à 3 et 0,2% pour IMOTEPA de même qu'un « jitter » de 120 ps RMS et une Non-Linéarité Différentielle (NLD) de ±0,35LSB pour IMOTEPD, répondent aux spécifications du cahier des charges. Ces mesures ont permis d'envisager un prototype mixte de 64 voies nommé IMOTEPAD qui est en cours de développement. Ce manuscrit donne une description des ASICs IMOTEPA et IMOTEPD et présente les résultats de mesure qui leur sont associés
The sequencing of the human genome and the genome of the mouse has shown that among the 30,000 genes that have human and mouse, only 300 are different. This remarkable similarity makes possible to study the development of diseases such as cardiovascular disease, cancer, neurodegenerative diseases, namely Alzheimer's or Parkinson's disease on mice. Thus, mouse models representing the human diseases have been multiplied. Molecular imaging which couples both anatomical and functional information has become an indispensable tool in biomedical research. One of the main researches of ImaBio's group of the Hubert Curien Pluridisciplinary Institute (IPHC) is developing a preclinical multimodal imaging system named AMISSA (A Multimodality Imaging System for Small Animal) and dedicated to small animal. This multimodal technology research is an innovative solution to biology issues. For the PET (Positron Emission tomography) modalities that should be integrated in the platform AMISSA, the number of channels (6144) of the proposed system and the size of the object imaged that will be fit on a diameter of 6 cm require an integrated electronic readout. The PET imaging system is designed to achieve a spatial resolution of 1 mm3 with detection efficiency better than 15%. Due to the geometry considered for the detector, its readout electronic should be able to achieve a large dynamic range from a few femto Coulombs to 104 pC for the measure of charges and an accurate measurement of the arrival time of signal with a precision better than 1 ns to make a narrow time coincidence window in order to reduce random coincidences. My contribution in this project is to participate in the development of this dedicated electronic module detection of the micro PET and also to characterize it. An ASIC prototype of 10 channels named IMOTEPA for the charge measurement and another of 16 channels named IMOTEPD dedicated to time stamp the photons have been developed in AMS CMOS 0. 35 µm. These two chips allowed us to validate separately the analogue part and the digital one of the photodetector's readout electronic. The final objective is to reach a single ASIC performing simultaneously both of these functions. Measured Integral Non-Linearity (INL) less than 3%, a crosstalk around 0. 2% for IMOTEPA and also jitter of about 120 ps RMS and Differential Non-Linearity of about ±0. 35 LSB for IMOTEPD, meet the specifications. These measures allow integrating a 64 channels prototype named IMOTEPAD which is under development in the laboratory. This manuscript provides a description of the ASICs IMOTEPA and IMOTEPD and presents the measurement results associated to them

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Merhej, Mouawad. "Intégration 3D des transistors à nanofils de silicium-germanium sur puces CMOS." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT050.

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Abstract:

Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis en premier lieu de fabriquer des transistors à canaux nanofils sur l’oxyde, avec un objectif final de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOS
The work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip while respecting the thermal budget, and without resorting to chip bonding steps. During this project, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible in the first place to manufacture nanowire channel transistors on the oxide, with a goal of which will be to demonstrate the possibility of establishing a transistor in the BEOL of a CMOS chip

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Philippe, Justine. "Intégration hétérogène de systèmes communicants CMOS-SOI en gamme millimétrique sur substrat flexible." Thesis, Lille 1, 2017. http://www.theses.fr/2017LIL10178/document.

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Abstract:

Le développement de nombreuses applications nomades, souples, déformables et sur de larges surfaces nécessite la réalisation de circuits mécaniquement flexibles, intégrant des capacités d'intéraction avec l'environnement, de communication et de traitement du signal. Une part importante de ces applications proviennent actuellement de l'industrie de l'électronique organique, mais l'apparition de nouvelles méthodes de fabrication a permis la réalisation de dispositifs à la fois souples mécaniquement et électriquement performants. En outre, les techniques de report sur substrat souple présentent de nombreux avantages (flexibilité mécanique, conservation des propriétés originelles, intégration hétérogène possible). Lors de ces travaux, une procédure d'amincissement puis de transfert sur film souple (métal, verre) des composants CMOS initialement réalisés sur des tranches SOI (silicium sur isolant) a été développée. Cette solution permet la réalisation de transistors MOS flexibles et performants possédant des fréquences caractéristiques fT/fmax de 165/188 GHz. De plus, l'utilisation d'autres matériaux que le plastique permet de modifier les propriétés originelles d'un dispositif en termes de dissipations thermiques ou de distorsions harmoniques par exemple, afin d'en améliorer les performances. La réalisation de composants souples, performants et stables a donc été démontrée
The ability to realize flexible circuits integrating sensing, signal processing, and communicating capabilities is of central importance for the development of numerous nomadic applications requiring foldable, stretchable and large area electronics. A large number of these applications currently rely on organic electronics, but new fabrication methods permitted to realize flexible mechanically and electrically efficient devices. Besides the transfert on flexible substrates offers many advantages (mechanical flexibility, preservation of original properties, possible heterogeneous integration). In this work, a solution has been developed, based on thinning and transfert onto flexible substrate (metal, glass) of high frequency (HF) CMOS devices initially patterned on conventional silicon-on-insulator (SOI) wafers. This transfer process first enables the fabrication of high performance electronics on metal, with n-MOSFETs featuring characteristic frequencies fT/fmax as high as 165/188 GHz. Secondly, the use of materials other than plastic permit to modify the original properties of a device in terms of thermal dissipation or harmonic distorsions for example, demonstrating flexibility, high performance and stability

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Bosch, Daphnée. "Simulation, fabrication et caractérisation électrique de transistors MOS avancés pour une intégration 3D monolithique." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT077.

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Abstract:

De nos jours, l’industrie microélectronique doit maitriser un véritable « déluge de données » et une demande toujours en croissance de fonctionnalités ajoutées pour les nouveaux secteurs de marchés tels que la 5G, l’internet des objets, l’intelligence artificielle… Par ailleurs, l’énergie et sa gestion est un enjeu majeur au sein des architectures Von-Neumann traditionnelles. Dans ce cadre, ce travail de thèse explore l’intégration 3D monolithique ainsi que des dispositifs pour le calcul dans la mémoire. Premièrement, l’intégration 3D monolithique n’est pas perçue uniquement comme une alternative à la loi de Moore mais permet de diversifier les circuits. Les avantages de cette intégration sont analysés en détails et en particulier, une aide à la stabilité des mémoires SRAM (Static Random Access Memory) est proposée. Cette aide améliore significativement la stabilité ainsi que les performances des SRAM de l’étage supérieur, sans dégrader l’empreinte silicium. Secondement, des transistors sans jonctions (junctionless), compatibles avec une intégration 3D séquentielle sont étudiés. Les dispositifs sont simulés, fabriqués et caractérisés électriquement pour des applications digitales et analogiques. En particulier, l’impact du dopage canal sur la variabilité est analysée. Egalement des briques à basse température (<500°C) sont développées. Troisièmement, une structure 3D innovante combinant des transistors sans jonctions empilées et des mémoires résistives (RRAM) est étudiée. Cette technologie permet de faire des opérations Booléennes au sein de la mémoire en utilisant l’approche Scouting logique
Nowadays, Microelectronics industry must handle a real “data deluge” and a growing demand of added functionalities due to the new market sector of Internet Of Things, 5G but also Artificial Intelligence... At the same time, energy becomes a major issue and new computation paradigms emerge to break the traditional Von-Neumann architecture. In this context, this PhD manuscript explores both 3D monolithic integration and nano-electronic devices for In-Memory Computing. First, 3D monolithic integration is not seen only as an alternative to Moore’s law historic scaling but also to leverage circuit diversification. The advantages of this integration are analysed in depth and in particular an original top-tier Static Random Access Memories (SRAM) assist is proposed, improving significantly SRAM stability and performances without area overhead. In a second time, an original transistor architecture, called junctionless, suitable for 3D-monolithic integration is studied in detail. Devices are simulated, fabricated and electrically characterised for mixed digital/analog applications. In particular, the impact of channel doping density on mismatch is tackled. Also, low temperature (<500°C) junctionless bricks are developed and device optimization trade-off are discussed. In a third time, an innovative 3D structure combining state of the art devices: junctionless stacked Silicon nanowires and Resistive Random Access Memories (RRAM) is envisioned. This technology is proved to enable In-Memory Boolean operations through a so-called “scouting logic” approach

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Boisvert, Alexandre. "Conception d'un circuit d'étouffement pour photodiodes à avalanche en mode Geiger pour intégration hétérogène 3D." Mémoire, Université de Sherbrooke, 2014. http://hdl.handle.net/11143/6153.

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Abstract:

Le Groupe de Recherche en Appareillage Médical de Sherbrooke (GRAMS) travaille actuellement sur un programme de recherche portant sur des photodiodes à avalanche monophotoniques (PAMP) opérées en mode Geiger en vue d'une application à la tomographie d’émission par positrons (TEP). Pour opérer dans ce mode, la PAMP, ou SPAD selon l’acronyme anglais (Single Photon Avalanche Diode), requiert un circuit d'étouffement (CE) pour, d’une part, arrêter l’avalanche pouvant causer sa destruction et, d’autre part, la réinitialiser en mode d’attente d’un nouveau photon. Le rôle de ce CE comprend également une électronique de communication vers les étages de traitement avancé de signaux. La performance temporelle optimale du CE est réalisée lorsqu’il est juxtaposé à la PAMP. Cependant, cela entraîne une réduction de la surface photosensible ; un élément crucial en imagerie. L’intégration 3D, à base d'interconnexions verticales, offr une solution élégante et performante à cette problématique par l’empilement de circuits intégrés possédant différentes fonctions (PAMP, CE et traitement avancé de signaux). Dans l’approche proposée, des circuits d’étouffement de 50 [mu]m x 50 [mu]m réalisés sur une technologie CMOS 130 nm 3D Tezzaron, contenant chacun 112 transistors, sont matricés afin de correspondre à une matrice de PAMP localisée sur une couche électronique supérieure. Chaque circuit d'étouffement possède une gigue temporelle de 7,47 ps RMS selon des simulations faites avec le logiciel Cadence. Le CE a la flexibilité d'ajuster les temps d'étouffement et de recharge pour la PAMP tout en présentant une faible consommation de puissance ( ~ 0,33 mW à 33 Mcps). La conception du PAMP nécessite de supporter des tensions supérieures aux 3,3 V de la technologie. Pour répondre à ce problème, des transistors à drain étendu (DEMOS) ont été réalisés. En raison de retards de production par les fabricants, les circuits n’ont pu être testés physiquement par des mesures. Les résultats de ce mémoire sont par conséquent basés sur des résultats de simulations avec le logiciel Cadence.

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Aimadeddine, Mohamed. "Intégration et caractérisation de diélectriques poreux à très basse permittivité pour les interconnexions de circuits cmos sub-45nm." Grenoble INPG, 2008. http://www.theses.fr/2008INPG0025.

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Abstract:

Afin de satisfaire aux besoins des performances des circuits CMOS sub-45nm, les diélectriques SiOCH poreux à très basse permittivité (k~2. 5) sont intégrés comme isolants entre les lignes d'interconnexions des transistors. Cependant, les procédés élémentaires d'intégration damascène entraînent des modifications physico-chimiques de ces matériaux, altérant leur performance et leur fiabilité après intégration. Pour pallier ces problématiques d'intégration, des traitements de fiabilisation des interfaces poreuses basés sur des traitements plasma ou le dépôt d'une couche diélectrique interfaciale sont étudiés. L'impact de ces traitements sur les performances et la fiabilité des Interconnexions est examiné. De même, le comportement électrique intrinsèque d'une structure d'interconnexions après l'intégration d'un diélectrique poreux est abordé. L'effet de la porosité du diélectrique SiOCH sur le mécanisme de conduction ainsi que sur le claquage diélectrique après intégration est analysé
Ln order to achieve IC performance for sub 45nm nodes, porous Ultra Low-K (ULK) SiOCH dielectrics are integrated as interline dielectrics for interconnects. However, damascene Integration steps induce physico-chemical modification of the ULK dielectrics leading to a loss in performance and reliability after Integration. Ln order to tackle these issues, ULK modified interfaces need ta be stabilized. For that purpose, two different approac:hes are considered. On the one hand, post patterning plasma based treatments are studi. Ed. On the other hand, thin liner deposition on the modified SiOCH interfaces approach is explored. The impact of these approaches on the electrical performance and reliability of the interconnect is investigated. Besides, the electrical behaviour of the interconnect structure is studied. The effect of the SiOCH porosity on the conduction mechanism and the dielectric breakdown are examined

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Boyer, Flore. "Intégration de contacts compatibles CMOS sur matériaux III-V pour des applications photoniques sur silicium en 300 mm." Thesis, Université Grenoble Alpes, 2020. http://www.theses.fr/2020GRALT068.

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Abstract:

Dans le contexte actuel de la Big Data, la nécessité d'une transmission de données à plus haute densité est de plus en plus critique, puisque la demande en termes d'échange de données n’a cessé d’augmenter depuis les 20 dernières années. De ce fait, des moyens de communication innovants ont inévitablement vu le jour, tels que les dispositifs et interconnexions optiques. Il s’agit de dispositifs tels que des émetteurs (laser) et des récepteurs (photodétecteur), fabriqués à partir de matériaux III-V et intégrés à des circuits Silicium CMOS en 300 mm : c’est ce quoi consiste la Silicon Photonics. Cette dernière offre la possibilité de répondre à la demande croissante en matière d'échange de données, tout en (i) exploitant les avantages offerts par la maturité de la ligne de fabrication Silicium CMOS en 300 mm, tels que la production en grand volume et le faible coût, associés à (ii) l'utilisation de circuits optiques fabriqués à partir de matériaux III-V, garantissant une consommation d'énergie réduite et des puces de haute performance. Dans le cadre de l'optimisation des performances d’un tel circuit, dit optoélectronique, un schéma d'intégration innovant a été développé en collaboration avec STMicroelectronics et le CEA-Leti. Il consiste à intégrer directement l'émetteur III-V, qui est un laser hybride III-V/Si, sur un wafer de silicium dans une salle blanche compatible CMOS de 300 mm. L'un des éléments clés requis par une telle intégration est le développement de contacts compatibles CMOS sur n-InP et p-In0.53Ga0.47As, qui sont les couches de contact n- et p- du laser hybride III-V/Si, nécessaires à la génération et l'amplification du signal optique. L'objectif de cette thèse est ainsi de développer ces contacts innovants, tout en respectant des exigences spécifiques, et permettant l'intégration du laser hybride III-V/Si sur un wafer de silicium via une ligne de fabrication CMOS en 300 mm. Ainsi, l'éligibilité de quatre métallisations, donc de huit systèmes, est étudiée de manière approfondie. Il s’agit des systèmes Ni/InP, Ni/In0.53Ga0.47As, Ni0.9Pt0.1/InP, Ni0.9Pt0.1/In0.53Ga0.47As, Ti/InP et Ti/ In0.53Ga0.47As. Pour ce faire, la séquence de formation de phases, la morphologie des couches, la distribution des éléments et les propriétés électriques des systèmes sont étudiés. Une étude de fiabilité a été parallèlement réalisée sur les différents systèmes, fournissant des informations précieuses et inédites sur l'évolution des propriétés du contact tout au long des étapes de process, telles que le remplissage des plugs en W, le Back-End-Of-Line, ainsi que l'émulation de la contrainte thermique à long terme. Une métallisation prometteuse et fiable, répondant aux différentes exigences est permettant l'intégration du laser hybride III-V/Si dans une salle blanche compatible CMOS de 300 mm est proposée
In the present context of the Big Data era, the requirement for higher density data transmission is of the utmost importance, since the demand in terms of data exchange has been growing for over 20 years. As a result, innovative means of communications have inevitably emerged, such as optical devices and interconnections. The later consist in technologies such as emitters (laser) and receptors (photodetector), made from III-V materials and integrated onto 300 mm CMOS Si-based circuitry: this what Silicon photonics is about. The latter indeed offers the possibility to meet the growing demand in data exchange, while (i) leveraging the benefits offered by the maturity of the 300~mm CMOS Si fab-line, such as high-volume production and low cost, combined with (ii) the use of optical circuitry made from III-V materials, granting reduced power consumption and high-performance chips. In the scope of optimizing the performances of such optoelectronic circuit, an innovative integration scheme has been developed in collaboration with STMicroelectronics and CEA-Leti. It consists in the full integration of the III-V emitter, which is a III-V/Si hybrid laser, onto a silicon wafer in a 300-mm CMOS-compatible clean room. One of the key components required for such integration is the development of CMOS-compatible contacts on both n-InP and p- In0.53Ga0.47As, which are the n- and p- contact layers of the III-V/Si hybrid laser, necessary for the generation and amplification of the optical signal. In this way, the goal of this PhD thesis lies in the development of these innovative contacts, meeting specific requirements, and allowing the full integration of the III-V/Si hybrid laser onto a 300 mm Silicon Photonics wafer. In this way, the eligibility of four metallization, hence eight systems, are thoroughly investigated. The systems are namely Ni/InP, Ni/In0.53Ga0.47As, Ni0.9Pt0.1/InP, Ni0.9Pt0.1/In0.53Ga0.47As, Ti/InP and Ti/ In0.53Ga0.47As. To do so, the formation phase sequence, layer morphology, element distribution and electrical properties of the enounced systems are studied. In addition, a reliability study has been performed on the systems, providing valuable and exclusive information regarding the evolution of the properties of the systems throughout subsequent process steps such as W-plug-filling and Back-End-Of-Line, as well as throughout the emulation of long-term thermal stress. Ultimately, a promising and reliable metallization is proposed for the full integration of the III-V/Si hybrid laser onto a 300~mm Si fab-line

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Duchaine, Julian. "Caractérisation de l'implantation par immersion plasma avec pulsion(r) et intégration dans la fabrication de transistors FD-SOI et Trigate." Toulouse 3, 2012. http://www.theses.fr/2012TOU30197.

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Abstract:

L'industrie de la micro-électronique remet à jour régulièrement sa " roadmap " internationale pour ses développements technologiques. L'introduction des nouvelles filières technologiques s'accélère, motivée par les besoins en électronique portable, en ordinateurs personnels de plus en plus puissants, en télécommunications et multimédia, ainsi que par le développement maintenant très important de l'électronique dans le monde de l'automobile. Cette course à l'intégration nécessite des implantations à des énergies de plus en plus faibles et des doses de plus en plus fortes (en fonction des composants). Afin de répondre à la demande des industriels du domaine de la microélectronique, IBS a conçu son propre prototype d'implanteur ionique par immersion plasma (PULSION(r)). Ce type d'implantation est très attractif pour les industriels car il offre un rendement et des cadences de production (wafer/heure) plus importants avec un coût de fabrication plus faible qu'un implanteur dit classique (faisceau d'ions). Cette thèse a pour but de caractériser les procédés d'implantation de type P par immersion plasma de manière approfondie en utilisant la machine PULSION installée au LETI afin de les intégrer dans la fabrication de composants dernières générations (FD-SOI ultime et Trigate pour nano-fils). De nombreuses études expérimentales ont été réalisées afin de comprendre les mécanismes physiques et chimiques mis en jeu lors de l'implantation par immersion plasma. La compréhension de ces mécanismes est beaucoup plus compliquée qu'une implantation par faisceau d'ions car le substrat est constamment immergé dans un plasma et toutes les espèces ioniques du plasma sont implantées. Nous avons donc observé des comportements différents des profils implantés entre les deux techniques d'implantation. Les conditions de plasma ont ensuite été optimisées dans le but d'intégrer les procédés Pulsion(r) dans la fabrication de transistors FD-SOI et Trigate. Les premiers résultats montrent que l'implantation par immersion plasma permet d'obtenir sur des composants planaires (FD-SOI) les mêmes performances électriques qu'un implanteur à faisceau d'ions. Par contre les performances sont nettement améliorées sur des transistors multi-grilles de type Trigate. Des développements procédés devraient encore améliorer ses performances
The industry of microelectronics will update regularly its "roadmap" for its international technological developments. The development of new technological processes is accelerating, driven by the need for portable electronics, personal computers with more powerful, telecommunications and multimedia, as well as the very important development of electronics in the automobile world. This race requires the integration of implantation processes with low energy and high dose (based on components). To meet the demand of industrial, IBS has developed its own prototype of plasma immersion ion implanter (PULSION (r)). This type of tool is very attractive to manufacturers because it offers performance and production rates (wafer / hour) with a lower manufacturing cost than conventional implanter (ion beam). This thesis aims to characterize the processes of P-type implantation by plasma immersion using the tool installed at the LETI "PULSION "to integrate in the manufacture of new transistors generations (FD-SOI ultimate Trigate for nano-wires). Many experimental studies have been performed to understand the physical and chemical mechanisms involved during the plasma immersion implantation. Understanding these mechanisms is much more complicated than ion beam implantation because the substrate is constantly immersed in the plasma and all ion species are implanted into the substrate. So, we observed different behavior of the implanted boron atoms between the two implantation techniques. The plasma and implantation conditions were optimized in order to integrate Pulsion (r) processes in the manufacture of FD-SOI and Trigate transistors. The first results show that plasma immersion implantation provides, on planar components (FD-SOI), the same electrical performance as ion beam implanter. Against by performance improved significantly on Trigate transistors. Further developments processes should improve again its performance

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Carmignani, Corentin. "Conception, réalisation et caractérisation des propriétés électriques d'un capteur silicium micro-nano permettant une Co intégration CMOS / nano objets." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT043/document.

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Abstract:

Depuis le début du troisième millénaire, des domaines comme l’automobile, le médical, l’industrie agroalimentaire ou l’électronique grand public (smartphone, ordinateur, Hi-fi etc.) sont devenus de plus en plus demandeurs de puces électroniques. Les besoins ont évolué de sorte que la diversification des fonctions des puces électroniques est devenue le nouveau paradigme de la microélectronique. Dans le même temps, des objets biologiques ayant des propriétés très diverses et très spécifiques sont découverts et étudiés. Certains sont conceptuellement considérés comme des solutions ultimes pour répondre à certains défis de l’électronique moderne comme l’utilisation d’origami d’ADN pour la lithographie. De plus il existe une adéquation entre les dimensions des objets biologiques et les transistors les plus fins. Nous nous sommes donc posé la question de savoir si cette convergence d’échelle pouvait permettre la cohabitation de l’électronique et de la biologie pour créer des dispositifs hybrides. Nous avons d’abord étudié l’utilisation d’objets biologiques filiformes comme interconnexions nanométriques. Dans ces recherches des objets biologiques sont utilisés en substitution de matériaux classiques. Toutefois il est loin d’être évident de mesurer leurs propriétés électroniques (mobilité des charges, fiabilité) contrairement aux semi-conducteurs standards. Nous avons donc construit un dispositif de tests électriques facilement utilisable par les biologistes et les électroniciens pour la caractérisation électrique de ces objets biologiques nanométriques. Certains objets biologiques réalisent, de manière naturelle, des interactions ciblées avec des agents biologiques spécifiques parfois pathogènes ou dangereux, ils ont aussi l’avantage de pouvoir être fabriqués à façon comme les protéines. Cela permet d’ouvrir une nouvelle voie dans la fabrication de capteurs dans laquelle les objets biologiques seront interfacés avec les structures électroniques. Nous avons donc travaillé sur la fabrication d'un capteur hybride à base de nanofils de silicium pilotés par un circuit CMOS et permettant un interfaçage entre nanofil et objet biologique. Dans le domaine des capteurs il existe une application qui focalise actuellement beaucoup l’attention, la détection de charges électriques de faibles intensités. Il existe plusieurs techniques mais elles sont toutes perfectibles soit à cause de leur coût soit à cause du temps nécessaire à la réalisation du séquençage soit encore à cause de la difficulté de mise en œuvre du séquençage. Nous avons donc étudié la possibilité de détecter une charge électrique unique. Etant donné la complexité de la question nous avons décidé de répondre à l’aide d’une série de simulations
Since the beginning of the third millennium, domains such as automotive, medical, food industry or consumer electronics (smartphone, computer, Hi-Fi etc.) are increasingly demanding more electronics chips. Needs have evolved so that, chips have to embed multiple function and diversification has become the new paradigm of electronics researches. At the same time, new biological objects with very specific and diverse properties are discovered and studied. Some are considered as ultimate solution to answer new microelectronics challenges. Moreover, there is a scale similarity between the finest transistors and biological objects. We asked ourselves the question: Can we use this similarity to create hybrid device? First, we investigated the application of nano biological object as interconnections. Despite of research the electrical characterization of biological object is still difficult to manage unlike standard materials as semi-conductors, so we developed an easy to use electrical characterization platform. Some biological object naturally reacts with dangerous or pathogenic agents and could be custom manufactured as proteins. This kind of object can be useful to create new hybrid sensors. We worked on design, manufacturing and characterization of 3D hybrid sensors based on silicon nanowires driven by a CMOS circuit. Then we investigated, with a simulation study, the possibility to detect a fine electric charge with a silicone nanowire which is a current area of interest in sensors research

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Burgardt, Infanti Rúbia. "L’engagement social chez le bébé de 4-5 mois en situation de dialogue avec des partenaires familiers et étrangers : vers une approche intégrative." Thesis, Paris 10, 2017. http://www.theses.fr/2017PA100090/document.

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Abstract:

L’objectif de cette thèse est de savoir si au delà d’une préférence linguistique et sociale pour leur langue natale et leurs usagers, les bébés de moins de 6 mois s’impliquent dans les rythmes et opportunités dialogiques des langues. Nous avons choisi d’étudier les comportements communicatifs du bébé âgé de 4-5 mois car cet âge représente une période charnière pour l’intégration de la compétence communicative. D’une part, le « turn-taking » est encore une forme prédominante d’interaction et d’autre part, les bébés de cet âge s’orientent encore principalement vers les partenaires sociaux plutôt qu’exclusivement vers les objets. Cette période est souvent considérée comme celle qui précède l’enculturation ou l’apprentissage culturel. Pourtant, dès 5 mois, le bébé se comporte différemment face à un interlocuteur de langue natale et de langue étrangère et face à un interlocuteur familier et nouveau. Cette thèse comporte 3 études visant à mieux comprendre l’engagement social du nourrisson dans des situations de communication réelle et habituelle et de communication potentielle. La première étude porte sur les différences dans l’organisation du turn-taking vocal entre les contextes français et brésilien. La seconde étude a pour objectif de mettre en lumière les différentes modalités que le bébé peut utiliser lors du turn-taking, au cours des pauses entre les énoncés maternels. Dans la 3ème étude, la seule étude expérimentale, nous avons cherché à savoir si un bébé français aurait des attentes différentes lorsqu’il était face à une interlocutrice parlant le français par rapport à une interlocutrice parlant une langue étrangère (brésilienne en l’occurrence). Dans son ensemble, cette thèse constitue également un plaidoyer pour une approche intégrative de la communication chez les bébés, s’éloignant d’une vision dualiste dans laquelle on sépare le corps de la pensée, le familier du nouveau et l’inné de l’acquis pour aller vers une vision plus holistique de l’humain
The main objective of this thesis is to find out whether, beyond linguistic and social preferences for their native language and its users, infants younger than 6 months become involved with the rhythms and dialogical opportunities of speech. We chose to study the communicative behavior of infants aged 4 to 5 months because this constitutes a pivotal period for the integration of communicative competence. On the one hand, turn-taking is still a predominant type of organization in social interaction, and on the other hand, infants at this age are still more interested in social partners than in solitary object exploration. Furthermore, this period is usually thought to precede enculturation or the possibility of cultural learning. Yet, by 5 months, infants behave differently with a native language speaker than with a foreign language speaker and with a familiar person than with a stranger. This thesis includes 3 studies aimed at gaining insight into the social engagement of infants in situations of real and potential communication with social partners. The first study focuses on differences in vocal turn-taking organization between Brazilian and French cultural contexts. The second study’s aim is to shed light on the various expressive modalities infants use responsively in both cultural contexts during pauses between maternal utterances. In the third study, which is experimental, we wanted to know whether a French infant would have different expectations when faced with a French-speaking interlocutor compared with an interlocutor speaking a foreign language (Brazilian in this case). Overall, this thesis also makes a case for a more integrative approach to the study of infant communication, away from a dualist vision separating the body from thought, familiarity from novelty and innate from learned behavior and moving towards a more holistic perspective on humans beings

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Cheng, Jun. "Intégration monolithique de matériaux III-V et de Ge sur Si en utilisant des buffers oxydes cristallins." Phd thesis, Ecole Centrale de Lyon, 2010. http://tel.archives-ouvertes.fr/tel-00565337.

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Abstract:

L'intégration monolithique de matériaux III-V ou Ge sur Si est un enjeu majeur de l'hétéroépitaxie qui a donné lieu à de nombreuses recherches depuis plus de vingt ans. Car premièrement, il permet de combiner des fonctionnalités optoélectroniques au standard industriel CMOS, cela peut remplacer des interconnexions métalliques par des interconnexions optiques dans lescircuits intégrés. De plus, le procédé d'intégration de semiconducteurs III-V ou de Ge sur Si permettrait de réduire sensiblement le coût de fabrication des cellules solaire pour le marché de niche du spatial.L'hétéroépitaxie directe de tels matériaux sur Si n'est pas aisée du fait du fort désaccord de maille et du différent coefficient de dilatation thermique entre ces matériaux. Plusieurs méthodes on tété proposées au cours des 20 derniers, notamment les solutions reposant sur des technologies de report telle que 'Smart Cut TM', 'GEOI condensation' donnent d'excellents résultats, mais n'offre pas autant de souplesse qu'une technologie d'hétéroépitaxie, et induit des coûts nettement supérieurs.L'objectif de cette thèse est de proposer une solution qui consiste à intégrer de façon monolithique des semiconducteurs III-V sur Si en utilisant des couches tampons des oxydes. Nous avons tout d'abord montré de manière théoriquement et expéritalement que pour les systèmes semiconducteur/oxyde, le semiconducteur croît avec son paramètre de maille massif dès le début decroissance et ne contient pas de défaut entendus associé à la relaxation plastique, la différence deparamètre de maille est entièrement accommodée par un réseau de dislocation interfacial. Il est donc apriori possible d'obtenir une couche 2D plane de semiconducteur/oxyde par la coalescence des îlots sans défauts étendus, présentant le paramètre de maille massif du semiconducteur dès le début de lacroissance, a condition qu'aucun défaut ne soit formé lors de la coalescence des îlots.La deuxième partie est dédiée à la coalescence des îlots pour le système InP/SrTiO3/Si, une stratégie de 3-étape a été utilisé pour favoriser la coalescence des îlots InP sur SrTiO3, la couche InPcoalescée présente une très bonne qualité structurale et surfacique. Cependant, nous avons observé la présence de défauts, notamment des micromacles et des parois d'inversion. Malgré ses défauts dans la couche, nous avons réalisé le puits quantique InP/InAsP épitaxié sur SrTiO3/Si, il présente une meilleure qualité cristalline et optique comparé avec un puits quantique référence InP/InAsP qui est épitaxié directement sur Si.

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Meneghin, Grégory. "Intégration en technologie BiCMOS et caractérisation d'un convertisseur de fréquence de réception pour un radar automobile en bande W assurant des communications inter-véhicules." Toulouse 3, 2013. http://thesesups.ups-tlse.fr/2708/.

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Abstract:

Les progrès réalisés par les filières silicium durant la dernière décennie ont rendu leur utilisation possible pour les bandes de fréquences millimétriques dépassant les 100 GHz, autrefois réservées aux technologies III-V. En outre, les fortes densités d'intégration qui caractérisent les filières silicium permettent d'envisager des systèmes complexes sur une seule puce, ce qui n'était pas possible auparavant avec les technologies III-V. Dans cette thèse, la faisabilité d'une conversion en fréquence directe à partir d'un signal impulsionnel en bande W est évaluée au travers de l'exemple d'un radar automobile impulsionnel doté d'une capacité de communication inter-véhicules. Actuellement, le mélangeur passif représente le meilleur choix pour entrer dans la constitution d'un récepteur à conversion directe grâce à l'absence de bruit en 1/f de cette topologie. Ce mélangeur emploie des transistors NMOS dans les filières technologiques à base de silicium. Parmi ses avantages, il faut souligner sa grande linéarité doublée d'un faible facteur de bruit, qui est par ailleurs égal aux pertes de conversion du mélangeur. Bien que largement employé dans les applications de type " low-power " aux fréquences RF ne dépassant pas quelques GHz, les limites de fréquence de cette topologie ne sont pas clairement définies. Une première partie de ce travail a consisté à évaluer la faisabilité de cette topologie en bande W en se basant sur une filière technologique 0,13 um SiGe BiCMOS. L'effet de la géométrie du transistor NMOS sur les performances obtenues est largement discuté concernant les pertes de conversion et la linéarité. Ces résultats sont ensuite exploités pour concevoir un convertisseur de fréquence centré sur une fréquence de 79 GHz en incluant les amplificateurs permettant de contrôler le mélangeur de manière optimale sur ses trois accès RF, OL et FI. Pour extraire les principales caractéristiques de ce circuit que sont le gain de conversion, le point de compression et le facteur de bruit, un banc de mesure complet décrit en dernière partie a dû être développé. Les résultats expérimentaux obtenus font état d'un fonctionnement à l'état de l'art, avec un gain de conversion de 14,5 dB à la fréquence optimale centrée sur 76 GHz , un facteur de bruit en bande double de 6,3 dB et un point de compression en sortie de -10 dBm. Ces résultats, relativement proches des simulations, valident l'ensemble de la démarche employée
Thanks to the developments realized over the last decade, the nanoscale silicon technologies have become very competitive with III-V for millimeter-wave applications exceeding 100 GHz. The exclusive high integration levels of the silicon make it particularly well suited to design complex systems. In this thesis the background example of a W-band automotive impulse radar with inter-vehicle wireless data link is used to evaluate the capabilities of SiGe BiCMOS technology for the design of W-band zero-IF down-conversion mixer. When a zero-IF down-converter has to be designed, the passive mixer represents the best choice thanks to its absence of flicker noise. This mixer employs NMOS transistors in any Si-based technology. Among its benefits, one has to highlight its large linearity and a low noise figure equaling its conversion losses. Whereas it is widely used in low-power RF zero-IF receivers, the frequency limitations of this topology are not well-defined. The first part of this work evaluates the feasibility of this topology up to the W-band using a 0. 13 µm SiGe BiCMOS technology. The geometry of NMOS device is widely discussed regarding conversion losses and linearity. These results are then employed to design a 79 GHz down-converter including the RF and LO drivers as well as the IF amplifier. Finally, a test-bench is also developed to characterize the designed down-converter. Experimental results indicate state-of-the-art performances with a conversion gain of 14. 5 dB at an optimal center frequency of 76 GHz, a double-sideband noise figure of 6. 3 dB and an output compression point of -10dBm. These results, close to the electrical simulations, validate the whole design methodology

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Nguyen, Roselyne. "Un système multi-agent pour la machine à dicter vocale MAUD : conception et intégration d'une source de connaissances phonologiques." Nancy 1, 1996. http://www.theses.fr/1996NAN10321.

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Abstract:

MAUD est un prototype de machine à dicter vocale élaboré au CRIN par l'équipe RFIA. Ce système est destiné à la reconnaissance automatique de la parole continue, multilocuteur, pour un très grand vocabulaire. Pour être un système opérationnel, MAUD doit tenter de faire collaborer toutes les connaissances linguistiques susceptibles d'améliorer la reconnaissance. Notre travail s'inscrit dans cette optique avec un double objectif : - faire évoluer l'architecture de MAUD afin de faciliter la modification des connaissances existantes – ou l'intégration de nouvelles connaissances, - profiter de cette nouvelle architecture pour étudier l'apport de la phonologie à la reconnaissance automatique de la parole. La réalisation de ce double objectif met en oeuvre trois domaines d'application distincts que sont la reconnaissance automatique de la parole, les systèmes multi-agents et la phonologie. Ces trois domaines sont présentés successivement dans la première partie de ce document. La partie suivante est consacrée à l’évolution de l'architecture procédurale de MAUD selon une approche multi agent. Après l'introduction de la version initiale de MAUD et du générateur ATOME qui a été choisi pour restructurer MAUD, nous proposons une nouvelle architecture fondée sur le modèle du tableau noir. Cette architecture multi-agent sert de base aux travaux concernant la phonologie. Le modèle phonologique que nous avons retenu et qui formalise (de manière informatique) les connaissances phonologiques sous la forme de règles en termes de gpm et de gpc, nous a permis de mettre en oeuvre deux réalisations concrètes. Ces travaux ont été menés dans le but d'étudier l'apport de la phonologie à la recherche des mots candidats au niveau lexical de MAUD. La première réalisation consiste à utiliser la partie contextuelle des règles phonologiques pour réduire le nombre trop important de mots candidats proposés par le module lexical. Les règles phonologiques agissent ici en tant que filtre lexico-phonologique. La seconde réalisation s'appuie plus largement sur le modèle phonologique et fait intervenir les règles dans la détermination des frontières de mot, l'un des problèmes majeurs de la reconnaissance de la parole continue. C'est dans cet esprit que le module lexico-phonologique PHONOLEX a été développé. L'ensemble de ces travaux présente les atouts d'une architecture multi-agent pour le système MAUD. De plus, les différentes expérimentations ont montré que les connaissances phonologiques actuelles sont capables de contribuer efficacement au processus global de reconnaissance à condition de les utiliser en complément d'autres connaissances susceptibles de réduire l'arbre de propositions lexicales généré.

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Heini, Sébastien. "Conception et intégration d’un capteur à pixels actifs monolithiques et de son circuit de lecture en technologie CMOS submicronique pour les détecteurs de position du futur." Strasbourg, 2009. http://www.theses.fr/2009STRA6045.

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Abstract:

Le travail de thèse présenté dans ce mémoire a été réalisé dans le cadre du développement des capteurs CMOS devant équiper le futur détecteur de vertex de l’expérience CBM à FAIR (GSI, Darmstadt). Premièrement, nous présentons de nouveaux circuits de détection de particules ionisantes en mode courant : les PhotoFETs. Ils ont été développés pour améliorer les performances des capteurs CMOS, notamment en termes de sensibilité et de vitesse de lecture. Deuxièmement, nous présentons une nouvelle architecture de Convertisseur Analogique-Numérique de 4 bits à double rampe. Leur intégration dans les capteurs CMOS impose des critères d’encombrement inhabituels et des contraintes sévères sur la consommation et le temps de conversion. Cette contribution a abouti à des résultats expérimentaux satisfaisants qui ouvrent des perspectives intéressantes pour l’intégration des PhotoFETs et des CAN à double rampe dans des capteurs CMOS, notamment en exploitant des technologies profondément submicroniques et la technologie 3D
The thesis work, presented in this manuscript, was carried out for the development of the CMOS sensors which are foreseen to equip future vertex detector of the CBM experiment at FAIR (GSI, Darmstadt). First, we present new ionising particles detection circuits working in current mode: PhotoFETs. They were developed in order to improve the performances of the CMOS sensors, in particular the sensitivity and readout speed. Second, we present a new architecture of Double ramp Analogue-to-Digital Converter (ADC) with 4 bits resolution. Its integration into the CMOS sensors imposes specific constraints on the design of ADC: minimal material budget (layout size), severe limits on the power consumption and the conversion time. This contribution succeeded in good experimental results which open interesting perspectives for the integration of PhotoFETs and Double Ramp ADC in to CMOS sensors, in particular by using Very Deep Submicronic technologies and 3D technology

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Tant, Gauthier. "Etude et intégration en SOI d’amplificateurs de puissance reconfigurables pour applications multi-modes multi-bandes." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT101/document.

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Abstract:

Cette thèse porte sur l'étude et l'intégration en technologie SOI CMOS d'un circuit amplificateur de puissance multimode multibande (MMPA) reconfigurable capable d'adresser les modes 2G/3G/4G sur plusieurs bandes de fréquences. Les modules MMPA actuels (modules hybrides) reposent sur l'utilisation de plusieurs technologies, en particulier la technologie GaAs en ce qui concerne les chaines d'amplification, et représentent une part importante du coût et de l'encombrement d'une tête d'émission radiofréquences. La solution originale proposée dans cette thèse représente une avancée significative en termes d'intégration par rapport à l'état de l'art et les premiers résultats mesurés démontrent la pertinence de l'architecture proposée. Une étude sur l'optimisation du rendement énergétique au niveau de l'étage de puissance en présence de signaux modulés en amplitude et phase de type 3G et 4G est également proposée. Cette étude adresse les potentialités des techniques de modulation de la charge et de l'alimentation et permet de comparer les deux approches.Après une présentation du contexte et de l'état de l'art, une méthodologie de conception originale reposant sur l'étude de différentes classes de fonctionnement est proposée. Cette méthodologie permet en particulier de pré-dimensionner les cellules de puissance reconfigurables ainsi que leurs impédances de source et de charge en fonction des contraintes de puissance et de linéarité dans les différents modes pour avoir le meilleur rendement. Elle permet aussi de choisir les topologies de réseaux d'adaptation accordables pertinentes.Ces études ont conduit à la réalisation de deux démonstrateurs intégrés en technologies SOI CMOS 130 nm. Le premier prototype est un amplificateur multimode et multibande reconfigurable à deux étages capable de fonctionner en mode saturé et en mode linéaire pour des bandes de fréquence situées entre 700MHz et 900MHz. L'architecture proposée est composée d'un étage de puissance reconfigurable constitué de deux cellules de puissance de type LDMOS pouvant être activées ou non en fonction du mode adressé. Différents réseaux d'adaptation accordables à base de capacités commutées utilisant des transistors NMOS à body flottant permettent une optimisation des performances du MMPA en fonction du mode et de la bande de fréquence. Avec ce prototype, des puissances de sortie de 35dBm en mode saturé et 30dBm en mode linéaire ont été mesurées avec des rendements correspondants supérieurs respectivement à 58% et 47%. Par rapport aux simulations initiales, des différences ont été observées puis analysées afin d'en identifier l'origine. Notamment, la surestimation du facteur de qualité des capacités MOM dans les réseaux de capacités commutées et des interconnections sous optimales sont la cause des écarts observés.Le deuxième prototype est un amplificateur de puissance à modulation de charge passive intégrée. Cet amplificateur repose sur une cellule de puissance de type LDMOS associée à un réseau d'adaptation accordable à base de capacités commutées capables de supporter une puissance supérieure à 33dBm. Ce réseau permet de présenter à l'étage de puissance une trajectoire de charge optimale en fonction de la puissance de sortie. Avec ce prototype, une amélioration du rendement supérieure à 55% par rapport à la configuration utilisant une charge constante a été mesurée pour un recul en puissance compris entre 7dB et 11dB
This work focuses on the study and integration of a reconfigurable multi-mode multi-band power amplifier (MMPA) supporting 2G/3G/4G at several frequency bands in SOI CMOS 130nm technology. Current hybrid MMPA modules take advantage of multiple technologies, in particular GaAs for power devices. This adds to the cost and complexity of radiofrequency front-end modules. The original solution presented in this thesis is a significant step toward the integration of MMPA compared to the state of the art and initial results illustrates the relevance of the proposed architecture. A study on PA efficiency under 3G / 4G modulated signals is also presented by comparing load and supply modulation PA architectures.First, the context and state of the art are presented. A design methodology based on the study of different operating classes is then presented, which allows pre-sizing of power cells and optimal load impedance determination for high efficiency reconfigurable PA design.The proposed PA design methodology led to the implementation of PA demonstrators integrated in SOI CMOS 130nm technology. The first demonstrator is a two stage reconfigurable MMPA operating from 700MHz to 900MHz and supporting saturated and linear modes. The power stage comprises two SOI LDMOS power cells that are activated according to the desired mode. Tunable matching networks based on switched capacitor arrays allow optimization of the MMPA performance according to the mode and band. The measured prototype delivers up to 35dBm of output power in saturated mode with more than 58% efficiency. In linear mode, the measured output power exceeds 30dBm with efficiency higher than 47%. Compared to initial simulations, some differences were observed. In particular, underestimation of losses associated with MOM capacitors and sub-optimal interconnections are the root cause of the observed discrepancies.The second demonstrator is a passive load modulation PA architecture. It includes a SOI LDMOS power cell and a tunable matching network made of high power binary weighted switched capacitor arrays. The tunable matching network allows presenting an optimal load trajectory to the PA in order to maximize its back-off efficiency. Measured efficiency enhancement is higher than 55% compared to a fixed load configuration for 7dB to 11dB power back-offs

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To, Duc Ngoc. "Circuit de pilotage intégré pour transistor de puissance." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GRENT017/document.

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Abstract:

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors
This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter

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Le, Thanh Long. "Isolation galvanique intégrée pour nouveaux transitors de puissance." Thesis, Université Grenoble Alpes (ComUE), 2015. http://www.theses.fr/2015GREAT105/document.

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Abstract:

Ces travaux de thèse proposent une approche de réalisation d'intégration d'isolation galvanique optique plus performante entre la partie de commande éloignée et la partie de puissance d'un convertisseur d'énergie. Ce mémoire de thèse est composé de trois chapitres. Après une étude bibliographique et un positionnement de l'approche dans le premier chapitre, la conception de la puce de commande, les différentes fonctions développées seront vus en détail, et les résultats pratiques et les performances des réalisations effectuées seront présentés, avec plusieurs études de photodétecteurs et circuits de traitement intégrés en technologie CMOS. Dans le dernier chapitre de la thèse, un autre aspect sera abordé, en intégrant une alimentation flottante isolée générée par voie optique. Les avantages résultant de cette approche seront également discutés. Les puces de commande sont fabriquées en technologie CMOS standard C35 AMS pour les premiers prototypes et transférées en technologie CMOS SOI Xfab 018 afin de tester nos fonctions à haute température. La mise en œuvre du circuit de commande par voie optique dans un convertisseur de puissance sera réalisée afin de valider le fonctionnement de notre « gate driver »
This works proposes an approach of optical galvanic isolation between the control parts on one side and the power transistors and their associated drivers on the other side. This thesis consists of three chapters. After a literature review and the proposition of our approach in the first chapter, the design of the control chip and the different developed functions will be seen in detail in the second chapter. The practical results and performance achievements will be presented with several integrated photodetectors and signal processing circuit in CMOS technology. In the last chapter of the thesis, an integrated optically floating power supply will be investigated. The benefits of this approach will be discussed. These fabricated chips are manufactured in standard CMOS AMS C35 technology for first prototypes and transferred in SOI Xfab 018 CMOS technology to test these functions at high temperature. The implementation of the optically control circuit in a power converter will be presented to validate the operation of our "gate driver"

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Cerba, Tiphaine. "Intégration de matériaux III-V à base d’arséniures et d’antimoniures pour la réalisation de transistors TriGate et NW à haute mobilité." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT082/document.

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Abstract:

La miniaturisation des transistors a progressé par noeud technologique avec l’introduction successive de nouveaux matériaux (high k) et de nouvelles architectures (FinFET, NWFET). Pour les noeuds technologiques avancés, une nouvelle rupture en matériau est envisagée pour remplacer le Silicium du canal de conduction par des matériaux à forte mobilité (2D, III-V). Les matériaux III-V sont de bons candidats pour répondre à cette problématique grâce à leur forte mobilité de type n (InGaAs, InAs, InSb) ou de type p (GaSb). Au cours de cette thèse, un intérêt particulier a été porté au couple de matériaux InAs/GaSb, qui offre un avantagesupplémentaire de par son accord de paramètre de maille permettant d’accéder dans une même structure à des couches de mobilités n et p. La croissance de matériau III-V directement sur substrat (001)-Si 300mm est aujourd’hui un challenge d’intérêt majeur pour proposer des procédés compatibles avec les plateformes industriels CMOS. Ces croissances restent complexes à cause de la formation de défauts : parois d’antiphase, dislocations, fissures ; générées respectivement par la différence depolarité, de paramètre de maille et de coefficient d’expansion thermique, entre le Silicium et les matériaux III-V. Dans cette thèse nous présentons une première démonstration de croissance par MOVPE de GaSb directement sur substrat (001)-Si nominal 300mm compatible avec les plateformes industrielles CMOS. Les couches de GaSb présentent une rugosité de surface sub-1nm, et une qualité cristalline au niveau de l’état de l’art en MBE. La croissance d’une couche d’InAs a ensuite permis la réalisation d’un démonstrateur FinFET à canaux multiples d’InAs. Ce derniera été élaboré via une technique lithographique alternative à haute résolution basée sur l’utilisation de copolymère à bloc. Ce procédé simple pour réaliser des canaux de conduction permet d’accéder à une forte densité de fils, de faibles dimensions, et en seulement cinq étapes de fabrication
The transistors’s miniaturization evolved through technological nodes with the successive introduction of new materials (high k) and new architectures (FinFET, NWFET). For the advanced technological nodes, a new break in material is considered to replace the silicon of the conduction channel with high mobility materials (2D, III-V). III-V materials are good candidates to address a solution to this problem thanks to their n-type (InGaAs, InAs, InSb)or p-type (GaSb) high mobility. During this PhD, a particular interest has been given to the InAs/GaSb pair of materials, which offers an additional advantage by its lattice parameter agreement making it possible to access n-type and p-type high mobility layers in the same structure.Nowadays, the growth of III-V materials directly on (001) -Si 300mm substrates is a challenge of major interest to develop industrial platforms compatible processes. These growths remain complex because of defects formation: antiphase boundaries, dislocations, cracks; generated respectively by the difference in polarity, lattice mismatch and difference in thermal expansion coefficient, between the silicon and III-V materials. In this PhD, we present a first demonstration of GaSb growth by MOVPE directly on nominal (001) -Si 300mm substrate compatible with industrial platforms. The GaSb layers have a sub-1nm surface roughness, and an equal to MBE state of the art crystalline quality. The growth of a InAs layer then allowed the realization of an InAs FinFET multi-channel demonstrator. The latter was developed via a high resolution alternative lithographic technique based on the use of block copolymer. This simple method for producing conduction channels makes it possible to access a high density of wires, of small dimensions, and in only five manufacturingsteps

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Emboras, Alexandros. "Intégration en technologie CMOS d'un modulateur plasmonique à effet de champ CMOS Integration of a field effect plasmonic modulator." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00848107.

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Abstract:

Dans la réalisation de circuits intégrés hybrides électroniques - photoniques pour les réseaux télécom, les modulateurs intégrés plasmoniques pourront jouer un role essentiel de codage de l'information en signaux optiques. Cette thése montre la réalisation d'une approche modulateur plasmonique a effet de champ, intégrée en silicium en utilisant les technologies CMOS standards. Ce modulateur MOS plasmonique présente diverses propriétés intéressantes, a savoir un confinement optique fort, permettant une augmentation de l'interaction lumiére matiére. Ces modulateurs plasmoniques permettent aussi de réduire l'inadéquation entre la taille des dispositifs en photonique Si et celle de l' électronique, ce qui permet d'envisager une convergence de leur fabrication en technologie VLSI sur une meme puce. Le modulateur étudié dans ce mémoire repose sur l'accumulation de porteurs dans un condensateur MOS a grille cuivre integer dans un guide d'onde en silicium, nécessitant aux technologies front end et back end Cu d etre combinés de quelques nanométres l'une de l'autre. Nous présentons aussi de nouveaux designs pour injecter de la lumiére a partir de guide d'onde SOI dans un guide a nanostructure plasmonique et les mesures d'une modulation électro-optique dans les structures MOS plasmoniques

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Rousseau, Maxime. "Impact des technologies d'intégration 3D sur les performances des composants CMOS." Phd thesis, Université Paul Sabatier - Toulouse III, 2009. http://tel.archives-ouvertes.fr/tel-00441653.

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Abstract:

Les innovations actuelles en électronique allient à la fois des critères de coût, de performance et de taille. Or à l'ère du tout numérique, les technologies CMOS sont confrontées à la stagnation de leurs performances électriques. Parallèlement, les systèmes hétérogènes multifonctions s'orientent vers une complexification extrême de leurs architectures, augmentant leur coût de conception. Les problématiques de performance électrique et d'hétérogénéité convergent vers un objectif commun. Une solution industriellement viable pour atteindre cet objectif d'architecture ultime est l'intégration tridimensionnelle de circuits intégrés. En empilant verticalement des circuits classiques aux fonctionnalités diverses, cette architecture ouvre la voie à des systèmes multifonctions miniaturisés dont les performances électriques sont meilleures que l'existant. Néanmoins, les technologies CMOS ne sont pas conçues pour être intégrées dans une architecture 3D. Cette thèse de doctorat s'intéresse à évaluer toute forme d'impact engendré par les technologies d'intégration 3D sur les performances électriques des composants CMOS. Ces impacts sont classifiés en deux familles d'origine thermomécanique et électrique. Une étude exploratoire réalisée par modélisation TCAD a permis de montrer l'existence d'un couplage électrique par le substrat provoqué par les structures d'intégration 3D dont l'influence s'avère non négligeable pour les technologies CMOS. La seconde partie de l'étude porte sur la mise en œuvre et le test de circuits conçus pour quantifier ces phénomènes d'interaction thermomécanique et électrique, et leur impact sur les performances de transistors et d'oscillateurs en anneau.

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Pinel, Stéphane. "Conception et réalisation d'assemblages 3D ultra-compacts par empilement de structures amincies." Toulouse 3, 2000. http://www.theses.fr/2000TOU30138.

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Abstract:

La fabrication de systemes miniaturises de plus en plus complexes et les exigences croissantes en termes de minimisation du volume, du poids, de la longueur des interconnexions, ont suscite le developpement de nouvelles techniques d'interconnexions et d'encapsulation telles que les assemblages tri-dimensionnels (mcm-3d). Leurs limitations peuvent etre repoussees grace a l'utilisation de substrats multi-puces silicium (mcm-si) permettant une plus grande densite d'interconnexions et grace a l'empilement de puces ultra-minces (10 a 20 m d'epaisseur). Le travail de cette these a ete de concevoir et realiser un assemblage 3d ultra compact par empilement de puces microelectroniques amincies. Apres avoir defini clairement la topologie et les caracteristiques de ce type d'assemblage, nous avons elabore une technique d'amincissement de substrat adaptee a nos besoins : le polissage mecano-chimique. Nous avons ainsi pu etablir un procede d'amincissement de puces de 1 cm 2 fiable et reproductible, jusqu'a des epaisseurs de 15m, a +/1m. Une technique originale a ete developpee permettant le maintien de puces aussi minces lors du rodage et lors du transfert et report sur le substrat hote recevant les differents niveaux de l'assemblage. L'influence de l'amincissement sur des dispositifs tels que des transitors mos et bipolaires a montre qu'il n'y avait pas de degradation significative des caracteristiques electriques. L'interconnexion des puces amincies et empilees a suscite une etude et une adaptation de la technologie mcm-d : realisation de vias metalliques de 10m, planarisation des niveaux par depot de benzocuclobutene jusqu'a 12m. Enfin, une analyse des comportements thermomecanique et thermique a permis d'extraire des regles de conception sur lesquelles la realisation technologique d'un prototype s'est appuyee, demontrant ainsi la faisabilite de ce type d'assemblage.

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Amouroux, Julien. "Procédé de croissance et caractérisation avancée de nanocristaux de silicium pour une intégration dans les mémoires non-volatiles." Thesis, Aix-Marseille, 2013. http://www.theses.fr/2013AIXM4766/document.

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Abstract:

De par leurs performances et leur fiabilité, la technologie Flash constitue, à l'heure actuelle, la référence en matière de mémoire non volatile. Cependant, ces mémoires étant en passe d'atteindre leurs limites de miniaturisation, plusieurs dispositifs alternatifs sont actuellement envisagés par les industriels du secteur, de manière à anticiper les demandes du marché ces prochaines années.Depuis 2003, des études ont été menées sur le remplacement de la grille flottante en silicium polycristallin des mémoires Flash par des nanocristaux. La modication du flot de procédés d'une mémoire à nanocristaux permet une réduction des coûts de fabrication, une amélioration de la fiabilité et une miniaturisation des dispositifs. L'intégration des nanocristaux dans une cellule mémoire de type Flash constitue donc un challenge pour l'industrie afin de repousser les limites de miniaturisation de cette architecture mémoire basée sur le transistor MOS, dispositif historique de l'industrie des semiconducteurs.Ce manuscrit présente les résultats de ma thèse qui porte sur les procédés de croissance de nanocristaux de silicium et leur caractérisation morphologique en vue d'une intégration dans des mémoires non volatiles.Les objectifs de la thèse sont :- Le transfert du procédé de fabrication des nanocristaux de silicium du CEA LETI vers l'usine de STMicroelectronics à Rousset ;- L'intégration des nanocristaux dans une cellule mémoire non-volatile ;- L'optimisation des procédés de fabrication en vue d'une industrialisation ;- Le développement d'outils de caractérisation de la chaîne de procédés ;- L'étude physique et physico-chimique avancée des nanocristaux de silicium
By their performance and reliability, Flash technology is, today, the reference in nonvolatile memory . However, these memories being on track to reach their miniaturization limits , several alternative devices are currently being considered by the industrial sector, to anticipate market demands in the coming years .Since 2003, studies have been conducted on the replacement of the polysilicon floating gate by silicon nanocrystals in flash memory with nanocrystals to sustain this memory technology memory. Process flow modifications for nanocrystal integration allows a reduction of manufacturing costs, improving of reliability and miniaturization of devices . Integration of nanocrystals in a flash-like memory cell is therefore a challenge for the industry to extend the limits of miniaturization of the memory architecture based on the MOS transistor, historical device of the semiconductor industry.This manuscript presents the results of my thesis on the silicon nanocrystals growth process and morphological characterization for integration in a nonvolatile memory. The objectives of the thesis are :- Transfer of the manufacturing process of the silicon nanocrystals growth from CEA LETI plant to STMicroelectronics Rousset ;- Integration of nanocrystals in a non-volatile memory cell;- Optimization of manufacturing processes for industrialization ;- Development of tools to characterize the process chain ;- Physical and physico-chemical study of advanced silicon nanocrystals . and morphological characterization for integration in a nonvolatile memory

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Prieto, herrera Rafael. "Développement d'une solution de répartition de la chaleur émise par les points chauds en co-intégration avec les technologies CMOS." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT113/document.

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Abstract:

On assiste aujourd’hui au développement massif des technologies nomades. L’utilisation de boîtiers compacts est ainsi en plein croissance, non seulement à cause des téléphones portables et tablettes, mais aussi à cause de l’introduction massive de l’électronique dans les appareils portables de la vie quotidienne. La microélectronique embarquée dans ces appareils représente le principal outil d’information et de communication des personnes avec le monde extérieur. Le rythme de développement de ces technologies dans les dernières années est tel que les possibilités d’utilisation des appareils portables d’aujourd’hui étaient de la science-fiction il y a seulement 10 ans.Les fonctionnalités qui verront le jour dans les années à venir ne peuvent donc pas toutes être encore imaginées. Ces fonctionnalités vont toutefois très certainement impliquer une augmentation des performances de calcul des dispositifs, et par conséquent de la chaleur qu’ils dissipent.Aujourd’hui, on envisage des puces complexes comprenant plusieurs niveaux logiques et basées sur technologies hétérogènes. On demande également que ces technologies soient intégrées dans les appareils utilisés dans la vie quotidienne, qu’ils soient connectés entre eux et qu’ils réagissent de façon intelligente. Les stratégies de dissipation de la chaleur doivent donc être en adéquation avec la réduction des dimensions des dispositifs de la microélectronique.L’objectif de la thèse présentée dans ce manuscrit est ainsi d’étudier les stratégies de dissipation thermique des boîtiers compacts avec l’aide de répartiteurs de chaleur intégrés. Ce travail porte sur la caractérisation des performances et contraintes des répartiteurs thermiques avec matériaux carbonés. Les répartiteurs sont capables de dissiper sur sa surface la chaleur produite dans un point chaud.Afin d’étudier le phénomène de la dissipation avec un répartiteur, on a mis en place une méthodologie qui prend en compte le caractère multiniveau de la dissipation thermique. L’objectif est de pouvoir se concentrer sur l’interaction entre le répartiteur thermique et chacun des éléments de l’ensemble. On a réutilisé deux véhicules de test et on a désigné un véhicule de test spécifique pour l’étude de la thermique des puces imageurs.Les travaux sont basés sur deux axes : Les études d’intégration et les études thermiques. Les études d’intégration prennent en compte les contraintes dérivées de l’implémentation des couches répartiteurs dans des boitiers compactes. On se concentre d’abord sur les procès d’implémentation des couches répartiteurs au sein de l’ensemble dans un procès industriel. Ensuite on étudie les effets thermomécaniques et les effets sur l’intégrité des signaux à haute fréquence.Les études thermiques caractérisent le gain en performances dérivé de cette intégration. On analyse ces phénomènes thermiques avec des mesures et des simulations. Premièrement au niveau silicium et répartiteur, deuxièmement au niveau boitier et finalement on se concentre sur les effets dans une puce et boitier imageur.A la lumière des résultats on peut dire que les matériaux carbonés se présentent comme l’alternative plus intéressante pour l’implémentation à grande échelle de répartiteurs dans des boitiers compacts. Cette implémentation sera poussée par la recherche des prestations dans des boitiers de plus en plus complexes et hétérogènes, ou l’empreinte du répartiteur doit être minimale. La combination des couches de carbone a tous les niveaux du boitier, avec des TIMs des épaisseurs réduites sera la tendance dans les années à venir pour ce type de dispositifs.Cette thèse s’inscrit dans le cadre d’une collaboration tripartie entre le CEA-LETI de Grenoble, le laboratoire G2Elab de l’INP Grenoble et STMicroelectronics à Crolles
We witness today an explosion of nomadic technologies. Portable devices have become the main tool that people use to connect with the rest of the world. The microelectronics embedded in these devices is the technology that drives this process. The pace of development of these technologies is such that the versatility of portable devices today were science fiction only 10 years ago.The functionalities that will be integrated in the coming years cannot be imagined yet. These features will imply an increase of the computing demands, and consequently, of the heat dissipated inside them. The trend leads to complex stacks with heterogeneous modules of heat dissipating layers.These technologies will be integrated in everyday life. Internet of Things, as we call it, will demand an increasing amount of independent low footprint devices that will be connected. Heat dissipation strategies must therefore be compatible with increasingly smaller dimensions. Compact packages demand is growing rapidly, not only because of telephones and tablets, but also because of the massive introduction of electronics into in everyday life devices.The objective of the thesis is to study the integration of heat-spreaders in compact packages to enhance its thermal performance. This work goes deeply in the characterization of the thermal performance of carbon-base heat spreaders. Heat-spreaders are able to extract the heat produced in hot spots and transport it along its surface.In order to study the heat spreading phenomenon, a methodology that takes into account the multi-level nature of heat dissipation has been implemented. The objective is to be able to focus on the interaction between the heat-spreader and each one of the elements of the package stack. Two test vehicles have been re-used from previous works. A specific test vehicle was also design in order to emulate the thermal behavior of imaging sensors.The thesis is based on two main axes: Integration studies and thermal studies. The integration studies take into account the constraints derived from the implementation of heat spreaders in compact packages. Firstly, we focus on the implementation processes within an industrial process. Latelly, we study the thermomechanical effects of heat spreaders and the impact on the integrity of high frequency signals.Thermal studies are aimed to characterize the performance gain derived from this heat spreader integration. The thermal phenomena are analyzed with measurements and simulations. First at silicon and interface level, then at package level, finally we focus on the effects in image sensor die and package.In the light of the results it can be said that carbon based materials are the most interesting alternative for large-scale implementation of heat spreaders in compact packages. This implementation will be driven by the research of new functionalities and performances in compact packages. The heat spreader will have to perform while maintaining a minimal footprint. The combination of carbon layers at all package levels, along with reduced thermal interface thickness will be the trend in the coming years for this type of device.This thesis is part of a tripartite collaboration between the CEA-LETI of Grenoble, the G2Elab laboratory of the INP Grenoble and STMicroelectronics in Crolles

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Saracco, Émeline. "Fabrication et co-intégration de transistors n-MOS à base de nanofils de silicium et de transistors p-MOS à base de nanofils de germanium." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0120.

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Abstract:

Afin de répondre aux problématiques de la microélectronique en termes de miniaturisation, performances et consommation, de nouvelles alternatives à l’intégration planaire du silicium sont aujourd’hui étudiées. Parmi elles, la co-intégration 3D de nanofils de silicium pour les transistors nMOS et de germanium pour les pMOS apparait comme particulièrement intéressante. En effet, structure CMOS présente de nombreux avantages : le choix des matériaux pour la conduction de chaque type de porteurs permet d’optimiser les propriétés de transport de l’ensemble de la structure. Une forte densité d’intégration est possible grâce à un empilement vertical des canaux. Enfin, l’utilisation de la grille enrobante permet un contrôle électrostatique total du canal. Cette thèse s’intéresse à la fabrication par des méthodes top-down des deux briques de base de cette cointégration. Des nanofils de Si horizontaux ont d’abord été fabriqués. L’étude de leur oxydation a permis de mettre en évidence les effets des facteurs de forme et de taille. Un outil prédictif de simulation a été mis en œuvre pour simuler l’oxydation des nanofils de Si. Une méthode de fabrication de nanofils de SiGe enrichis en Ge et intégrés sur un ou plusieurs niveaux a ensuite été proposée. La concentration en Ge et la taille des nanofils sont cristallins et continus sur leur longueur. Néanmoins, les nanofils de SiGe flambent après leur libération, ce qui est un obstacle pour leur intégration. C’est pourquoi de nouvelles méthodes innovantes ont été mises en place pour limiter ce flambage. Elles sont basées sur l’utilisation de substrat de sSOI et de couche de SiGeC. Enfin, les spécificités de l’oxydation des nanofils de SiGe ont été analysées grâce à l’utilisation d’un plan d’expérience numérique et d’outils de simulation 2D. Les phénomènes particuliers entrant en jeu dans l’oxydation des différents nanofils de SiGe sont alors détaillés
In order to manage the microelectronic challenges in terms if miniaturization, performances and consumption, new alternatives to the Silicon planar integration are now studied. The 3D co-integration of Silicon nanowires for nMOS transistors and Ge nanowires for pMOS are particularly interesting. This CMOS structure has many advantages : the choice of materials allows optimization of the transport properties to the whole structure. First, high integration density si possible due to the small size of the nanowires. Secondly, high current per unit area can be obtained through a vertical stack of channels. Finally, the use of a gate-all-around structure allows for a perfect electrostatic control channel. This thesis focuses on the fabrication of two kinds of nanowires by an innovating top-down technique. Suspended horizontal Si nanowires were first fabricated. The study of their oxidation highlighted effects of size and aspect ratio. A predictive simulation tool was implemented to simulate the oxidation of Si nanowires. A process for integrating Ge-rich SiGe nanowires on one or more levels was then proposed. The Ge content, nanowire size and morphology, can be tuned thanks to oxidation parameters. These nanowires are cristalline and continuous along the nanowire length. However, the SiGe nanowires bent after their release, which is an obstacle to their integration. Therefore, new innovative methods have been implemented to limit this blending, using sSOI substrates and SiGeC layers. Finally, the features of the oxidation of SiGe nanowires were analyzed through the use of experimental and numerical simulation. The specific phenomena to be taken into account during the oxidation of the different kinds of SiGe nanowires are then detailed

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Comyn, Rémi. "Développement de briques technologiques pour la co-intégration par l'épitaxie de transistors HEMTs AlGaN/GaN sur MOS silicium." Thesis, Université Côte d'Azur (ComUE), 2016. http://www.theses.fr/2016AZUR4098.

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Abstract:

L’intégration monolithique hétérogène de composants III-N sur silicium (Si) offre de nombreuses possibilités en termes d’applications. Cependant, gérer l’hétéroépitaxie de matériaux à paramètres de maille et coefficients de dilatation très différents, tout en évitant les contaminations, et concilier des températures optimales de procédé parfois très éloignées requière inévitablement certains compromis. Dans ce contexte, nous avons cherché à intégrer des transistors à haute mobilité électronique (HEMT) à base de nitrure de Gallium (GaN) sur substrat Si par épitaxie sous jets moléculaires (EJM) en vue de réaliser des circuits monolithiques GaN sur CMOS Si
The monolithic integration of heterogeneous devices and materials such as III-N compounds with silicon (Si) CMOS technology paves the way for new circuits applications and capabilities for both technologies. However, the heteroepitaxy of such materials on Si can be challenging due to very different lattice parameters and thermal expansion coefficients. In addition, contamination issues and thermal budget constraints on CMOS technology may prevent the use of standard process parameters and require various manufacturing trade-offs. In this context, we have investigated the integration of GaN-based high electron mobility transistors (HEMTs) on Si substrates in view of the monolithic integration of GaN on CMOS circuits

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Coudrain, Perceval. "Contribution au développement d'une technologie d'intégration tridimensionnelle pour les capteurs d'images CMOS à pixels actifs." Toulouse, ISAE, 2009. http://www.theses.fr/2009ESAE0005.

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Abstract:

Durant la dernière décennie, le marché des capteurs d'images électroniques a connu un essor considérable, appuyé par la démocratisation des applications nomades. Si le domaine a longtemps été dominé par les dispositifs CCD, les capteurs APS (Active Pixel Sensors) se sont depuis largement imposés, aidés par la pénétration des technologies CMOS. Une miniaturisation soutenue de la taille des pixels a conduit à des résolutions d'images élevées, mais a fait émerger des limitations sur les performances électro-optlques. Si celles-ci ont pu être partiellement compensées par des adaptations de la technologie, la perspective de pixels sub-microniques nécessite en revanche l'introduction d'architectures innovantes. Un pixel tridimensionnel est ici étudié, permettant de dissocier verticalement les fonctions de photo-détection et de lecture sur deux niveaux actifs. En plus de tirer les bénéfices d'une illumination par la face arrière, cette configuration permet une large augmentation de la surface photosensible et de la charge à saturation. Malgré l'engouement rencontré ces dernières années pour les technologies tridimensionnelles, la réalisation d'un pixel CMOS fortement miniaturisé (<2 µm) en 3D révèle une difficulté majeure, liée au micro-dimensionnement des interconnexions 3D entre les deux niveaux de circuit, incompatible avec les performances d'alignement lors du collage de circuits. Une construction séquentielle est ici proposée pour contrecarrer cette limitation. Les briques technologiques associées dans cette approche sont étudiées à partir de pixels de 1. 4 µm : transfert de couche SOI sur circuit par collage moléculaire, fabrication de transistors FDSOI à faible budget thermique (<700°C), gravure de contacts à fort facteur de forme. Les performances en bruit basse fréquence sont comparées à celles de technologies planaires sur la base de mesures de transistors élémentaires. Plusieurs solutions technologiques alternatives sont finalement investiguées.

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Dissertations / Theses on the topic 'Intégration des mots'

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