Dissertations / Theses on the topic 'HLA Hart'

In examining the role of the �legal rule� in Indonesian law, and in particular environmental law related to water quality management, this thesis questions the often expressed view that laws in Indonesia are sound, they merely fail to be implemented. It proposes that this appraisal of the situation does not take a sufficiently deep assessment and that a cause for non-implementation lies within the drafting of the laws themselves. It is argued that the ineffective system for environmental protection in Indonesia can be related to a failure to recognise the role of the �legal rule� in environmental law. A proposition presented in this thesis is that the arrangements for environmental law making in Indonesia lacks a strong rule foundation and, for this reason, it is not capable of producing shared understandings by lawmakers about producing and reproducing environmental law as legal sub-system. Another central proposition is that Indonesian environmental law has a form and style, which negates the role of the legal rule in environmental management and control. Despite the changes brought by reformasi, the central position of the legal rule in environmental law and, indeed, the necessary rule foundation to the development of the legal system, has yet to achieve full recognition. If this situation is related to the system of water quality management and pollution control in Indonesia, it can be seen that environmental improvement will not be achieved until underlying issues concerning the structure, form and style of environmental law making are addressed.

This thesis challenges some of the current limits to the grounds for judicial review of legislation accepted by most Canadian jurists. More specifically, it makes a common law-based argument in favour of the priority over legislation of principles which are implied from the Imperial Constitution Acts 1867-1982 and which originally derive from the English constitution – namely implied constitutional principles. The argument faces two main interrelated legal objections: Parliamentary sovereignty and the Framers’ intentions. The first objection is rebutted by arguing that Parliamentary sovereignty possesses an ability to change in a way that can incorporate substantive legal limitations. The most prevalent common law-based theories of change to Parliamentary sovereignty suggest that the courts can authoritatively determine if implied constitutional principles can check legislation. The second objection is rebutted by reference to the notion of progressive interpretation as conceived under Hartian and Dworkinian theories of law and adjudication. Under these theories, progressive interpretation is an aspect of the courts’ best overall interpretation of the constitution, which includes implied constitutional principles. Such progressive interpretation can result in these principles constraining legislative authority. Justification of the progressive interpretation of implied constitutional principles can be based on the rule of law from which derive a number of these principles. One plausible conception of the Canadian rule of law is that it rejects the view that implied constitutional principles can prevail when in conflict with legislation. However, the better conception is that, as an attempt to adapt implied constitutional principles to relevant changes in society and to protect their underlying values, the judiciary should interpret these principles as capable of checking legislation to the extent that they form part of the core content of the rule of law. Such a conception and an operation of implied constitutional principles can properly be explained by Hartian or Dworkinian common law-based progressive interpretation of these principles and by their relationship with legislative authority.

La thèse porte sur l’épidémiologie et la physiopathologie de la performance dans le sport de haut niveau (SHN). L’objectif principal est d’étudier l’impact de deux paramètres pouvant interférer avec les performances et leur développement au cours d’une carrière sportive : la blessure et les facteurs environnementaux. Dans un premier temps, nous étudions l’impact de la rupture du Ligament Croisé Antérieur (LCA) sur les performances chez les meilleurs skieurs alpins en Equipe de France depuis 1980. A travers une étude transversale, nous analysons le retour à la performance après la rupture du LCA chez les skieurs et évaluons si cette blessure est un handicap en termes de performances post-rupture dans le ski alpin de compétition. Elle est aussi l’occasion de comparer les performances des meilleurs skieurs de l’équipe qui ont connu la rupture du LCA avec celles des skieurs qui n’ont jamais subi cette blessure au cours de leur carrière. Une deuxième étude longitudinale compare l’évolution des performances de l’ensemble de la population de l’Equipe de France en ski alpin sur les carrières complètes des athlètes avec rupture du LCA et des athlètes sans rupture depuis 1980. En ski alpin, l’environnement est étroitement impliqué dans la survenue des blessures. Les conditions de la neige, les conditions météorologiques et la température sont des facteurs qui influencent la prévalence des blessures, notamment celles du genou. L’environnement et les contraintes qu’il exige vont aussi influencer la performance dans le SHN. Ainsi, dans une troisième étude nous avons évalué l’impact de la saisonnalité et de l’environnement dans les épreuves de sprint et de demi-fond. Cette étude est réalisée en athlétisme car il représente l’un des premiers sports olympiques avec une accessibilité des données permettant un recul historique des performances considérable. La blessure et l’environnement sont deux paramètres indispensables à prendre en compte dans le cadre multifactoriel de l’optimisation de la performance dans le SHN
The thesis deals with the epidemiology and physiopathology of performance in elite sport. The objective is to analyze the impact of two parameters that can affect performance and its development during a sports career: injury and environmental factors. At first, we study the impact of the Anterior Cruciate Ligament (ACL) rupture on the performance of the best alpine skiers (1st decile of performance) in the French Team since 1980. Through a transversal study, we analyze the return to performance after an ACL injury and evaluate whether the injury is a handicap in post-rupture performance. It is also an opportunity to demonstrate and compare the performance of the best skiers who had a torn ACL with those who never suffered this injury during their career. Secondly, a second longitudinal study analyses the performance development of the entire alpine skiers in the French Team during their career in injured and non injured athletes since 1980. Moreover, in alpine skiing the environment plays a role in the occurrence of injuries. The snow conditions, weather conditions and temperature are all factors that influence the prevalence of injuries, including the ACL rupture. Thus, in a third study we evaluated the impact of seasonality and environment in the sprint and middle distance. This study was conducted in athletics because it represents one of the oldest Olympic sports with sufficient data available allowing a substantial historical perspective of performance. Our studies describe the importance of taking into account the injury and the environment, particularly temperature, in the multifactorial context of performance optimization in elite sport

Silicon radiation detectors fabricated at the IMB-CNM (CSIC) Clean Room facilities using the most innovative techniques in detector technology are presented in this thesis. TCAD simulation comprises an important part in this work as becomes an essential tool to achieve exhaustive performance information of modelled detectors prior their fabrication and subsequent electrical characterization. Radiation tolerance is also investigated in this work using TCAD simulations through the potential and electric field distributions, leakage current and capacitance characteristics and the response of the detectors to the pass of different particles for charge collection efficiencies. Silicon detectors investigated in this thesis were developed for specific projects but also for applications in experiments which can benefit from their improved characteristics, as described in Chapter 1. Double-sided double type columns 3D (3D-DDTC) detectors have been developed under the NEWATLASPIXEL project in the framework of the CERN RD50 collaboration for the ATLAS Inner Detector upgrades and the introduction of a new pixel layer called Insertable B-Layer. The radiation tolerance of slim-edge (“edgeless”) detectors, whose current terminating structure reduces the insensitive area of detectors to 50 μm, for close-to-beam experiments like the TOTEM experiment at HL-LHC, have been simulated under the EU TOSTER project. Ultra-thin 3D detectors, which combine 3D detector technology and thin membrane fabrication process, are also studied in this work. They provide an alternative to the present Neutral Particle Analyzers at the International Thermonuclear Experimental Reactor (ITER) in the ions detection for plasma diagnosis, and they are also being used in neutron detection experiments after being covered with any layer containing 10B whose high capture cross-section of thermal neutrons allows their detection through the emitted alpha. Finally, active-edge detectors have been studied for applications in X-ray beam positioning, X-ray sensors for beamstops and detectors with pad, microstrip and Medipix2 designs for research purposes.

This study intends to illuminate women’s experiences of their own self-harm. Self-harm is mostly associated with women and research shows that women mostly are over-represented. This study describes women’s experiences about their self-harm but also how they perceive the elements around them during their illness. There is a focus on women’s abilities to manage emotions and how they are expressed. There is also a focus on how women perceive the support from important people in their individual social network. This study is completed by a qualitative approach based on six autobiographies there young women tells about their self-harm and mental health. The study has a hermeneutic approach which enables interpretation of our collected material. The result is presented based on two themes that focus on the women’s emotional management and their support from their social network. The empirical material is analyzed on the basis of theoretical concepts of systems theory and network theory but also Antonovsky’s (1987) theory; KASAM. The result of this study resulted that the women’s social network have significance for them during the time with self-harm whether their social network are functional or not. The study has also found that the women’s emotional management are affected by meaningsfullness, manageability and comprehensibility.

The purpose of this study was to determine if the frequent use of LanguageLinks: Syntax Assessment and Intervention (LL), produced by Laureate Learning Systems, Inc., as a supplemental classroom activity, affected morphosyntax structures (determiners, tense, and complementizers) in participants who are Deaf/Hard of Hearing (DHH) and use American Sign Language (ASL). Twenty-six students from an urban day school for the Deaf participated in this study. Two hierarchical linear modeling (HLM) growth curve analyses were used to examine the influence of LL on the comprehension of morphosyntax based on two dependent variables: 1) the scores from LL’s Optimized Intervention (OI; Wilson, 2003) reports; and 2) the scores from a subset of the Comprehension of Written Grammar (CWG; Easterbrooks, 2010) test. The results of the HLM analyses revealed that time was a statistically significant indicator of progress on both dependent variables: 1) LL, t(25) = 4.510, p < .001, and 2) CWG, t(25) = 4.750, p < .001. Two independent variables served as predictors of where the participants started on the level-1 intercept of the growth curve: 1) Degree of Hearing Loss; and 2) Age. The results indicated that Age, t(23) = 2.182, p = .039, was a statistically significant predictor of the level-1 intercept. A second set of independent variables served as predictors of change over time on the growth curve: 1) Diagnostic Evaluation of Language Variation Norm-Referenced (DELV-NR; Seymour, Roeper, & de Villiers, 2005) pretest scores on the syntax and semantic subtest; and 2) the Basic Reading Inventory (BRI; Johns, 2008) scores. The results indicated that the BRI scores, t(22) = 3.522, p = .002, were statistically significant predictors of change over time on the LL program. A dependent t-test was used to examine the comprehension of morphosyntax based on the third dependent variable of the DELV-NR assessment, and revealed statistically significant results on the syntax subtest, t(25) = -2.394, p = .024. The daily use of LL affected the morphosyntax of the participants in this study and may be an evidence-based practice for students who are DHH and use ASL.

Syftet med denna studie har varit att undersöka hur samarbetet sett ut mellan olika aktörer, när det gäller att skapa en stadsdelpark. Detta ur ett brottsförebyggande- och trygghetsskapande perspektiv. Även att undersöka hur det brottsförebyggande- och trygghetsskapande perspektivet balanseras med det estetiska. Material från semistrukturerade intervjuer med nyckelaktörer samt dokument som rör processen har legat till grund för en kvalitativ innehållsanalys. Den teoretiska ramen vi har använt är rutinaktivitetsteorin, situationell brottsprevention samt CPTED. Resultatet visade att samarbetet mellan parterna inte var närvarande i urspungsplaneringen. Vidare belyser alla inblandade att detta kan ses som en lärdom till framtida projekt, då det möjligen hade mynnat ut i ett annat utförande av parken i vissa avseenden. Komplexiteten i att balansera brottsförebyggande och estetiska åtgärder synliggörs, och man kan se är att de åtgärder som nu sätts in är för att åtgärda problem som uppstått. Vilket möjligen kunde förebyggts om det beaktats i planeringen.
The purpose of our study has been to examine, from a crime prevention- and safety perspective, the cooperation between key-actors in creating an urban park. Material from semi-structured interviews with key- actors as well as documents relating to the process have been the basis for a qualitative content analysis. The theoretical framework we have used is routine activity theory, situational crime prevention and CPTED. The result showed that cooperation between the parties was not present in the initial planning. Furthermore, everyone involved emphasizes that it could be a lesson for future projects, which possibly could have resulted in another embodiment of the park in some respects. The complexity of balancing crime prevention and aesthetic measures is highlighted, and the action that is now being taken are to address problems that have arisen. Which could possibly have been prevented if it had been considered in the planning.

Les réseaux sur puce (NoC pour «network on chip») sont des infrastructures de communication extensibles qui autorisent le parallélisme dans la communication. La conception de circuits basés sur les NoC se fait en considérant la communication et le calcul séparément, ce qui la rend plus complexe. Les outils de synthèse d'architecture (HLS pour «high level synthesis») permettent de générer rapidement des circuits performants. Mais le contrôle de ces circuits est centralisé et la communication est de type point-à-point (non extensible). Afin d'exploiter le parallélisme potentiel des algorithmes sur des FPGA dont les ressources augmentent constamment, les outils de HLS doivent extraire le parallélisme d'un programme et utiliser les ressources disponibles de manière optimisée. Si certains outils de synthèse considèrent une spécification de type flot de données, la plupart de concepteurs d'algorithmes utilise des programmes pour spécifier leurs algorithmes. Mais cette représentation comportementale doit souvent être enrichie d'annotations architecturales afin de produire en sortie un circuit optimisé. De plus, une solution complète d'accélération nécessite une intégration du circuit dans un environnement de développement, comme les GPU aujourd'hui. Un frein à l'adoption des FPGA et plus généralement des architectures parallèles, est la nécessaire connaissance des architectures matérielles ciblées.Dans cette thèse, nous présentons une méthode de synthèse qui utilise une technique d'analyse symbolique pour extraire le parallélisme d'une spécification algorithmique écrite dans un langage de haut niveau. Cette méthode introduit la synthèse de NoC pendant la synthèse d'architecture. Afin de dimensionner le circuit final, une modélisation mathématique du NoC est proposée afin d'estimer la consommation en ressources du circuit final. L'architecture générée est extensible et de type flot de données. Mais l'atout principal de l'architecture générée est son aspect programmable car elle permet, dans une certaine mesure, d'éviter les synthèses logiques pour modifier l'application
Network-on-Chip (NoC) introduces parallelism in communications and emerges with the growing integration of circuits as large designs need scalable communication architectures. This introduces the separation between communication tasks and processing tasks, and makes the design with NoC more complex. High level synthesis (HLS) tools can help designers to quickly generate high quality HDL (Hardware Description Level) designs. But their control schemes are centralized, usually using finite state machines. To take benefit from parallel algorithms and the ever growing FPGAs, HLS tools must properly extract the parallelism from the input representation and use the available resources efficiently. Algorithm designers are used with programming languages. This behavioral specification has to be enriched with architectural details for a correct optimization of the generated design. The C to FPGA path is not straightforward, and the need for architectural knowledges limits the adoption of FPGAs, and more generally, parallel architecture. In this thesis, we present a method that uses a symbolic analysis technique to extract the parallelism of an algorithmic specification written in a high level language. Parallelization skills are not required from the users. A methodology is then proposed for adding NoCs in the automatic design generation that takes the benefit of potential parallelizations. To dimension the design, we estimate the design resource consumption using a mathematical model for the NoC. A scalable application, hardware specific, is then generated using a High Level Synthesis flow. We provide a distributed mechanism for data path reconfiguration that allows different applications to run on the same set of processing elements. Thus, the output design is programmable and has a processor-less distributed control. This approach of using NoCs enables us to automatically design generic architectures that can be used on FPGA servers for High Performance Reconfigurable Computing. The generated design is programmable. This enable users to avoid the logic synthesis step when modifying the algorithm if a existing design provide the needed operators

This dissertation is divided into two parts. The first is a critical study of the Dravyasamuddeśa, a chapter from the Vākyapadīya of Bhartṛhari, a 5th-century Sanskrit philosopher of language. It also deals with the 10th-century commentary of Helārāja, which was highly influential in shaping the interpretation of the text by later authors. Although the Vākyapadīya is a treatise on Sanskrit grammar, and this particular chapter purports to deal with the grammatical category of dravya, in the Dravyasamuddeśa, Bhartṛhari is mostly concerned with establishing a non-dual theory of reality. Helārāja, five centuries later, defends this theory and attempts to re-interpret other schools of thought, namely Buddhism and Sāṃkhya, in its terms. The second part of the dissertation is a critical edition and annotated translation of the Dravyasamuddeśa and the commentary. It also describes the making of the edition - for this project, an open source software package was developed to automatically collate diplomatic transcriptions of manuscript witnesses in order to generate an apparatus variorum. The resulting apparatus forms part of an interactive, online digital edition of the text, from which the printed edition is generated.

Se sintetizaron nanocompuestos híbridos en bloque de poli(etil metacrilato-co-hidroxietil acrilato) 70/30 wt%/sílice, P(EMA-co-HEA)/SiO2, con distintas proporciones de sílice hasta el 30 wt%. El procedimiento de síntesis consistió en la copolimerización de los monómeros orgánicos durante la polimerización sol-gel simultánea de tetraetoxisilano, TEOS como precursor de sílice. El TEOS se hidroliza eficientemente y condensa dando lugar a sílice, y presenta una distribución homogénea en forma de agregados inconexos de nanopartículas de sílice elementales en los híbridos con bajos contenidos de sílice (<10 wt%) o redes continuas interpenetradas con la red orgánica tras la coalescencia de los agregados de sílice (>10 wt%). La red polimérica orgánica se forma en los poros producidos en el interior de las nanopartículas elementales de sílice, y también en los poros formados entre los agregados de nanopartículas. Los nanohíbridos con contenidos de sílice intermedios (10-20 wt%) exhibieron las propiedades más equilibradas e interesantes: i) refuerzo mecánico de la matriz orgánica conseguida gracias a redes de sílice continuas e interpenetradas, ii) buena capacidad de hinchado debida a la expansión de la red orgánica no impedida todavía por un esqueleto de sílice rígido, y a un número alto de grupos silanol terminales hidrófilos (concentraciones inorgánicas en los alrededores de la coalescencia), y iii) mayor reactividad superficial debido a un contenido relativo bastante elevado de grupos polares silanol terminales disponibles en las superficies. La 'bioactividad' o capacidad de los materiales en bloque de formar hidroxiapatita (HAp) sobre sus superficies fue estudiada in vitro sumergiéndolos en fluido biológico simulado (simulated body fluid, SBF). La formación de la capa de HAp viene controlada por el mecanismo y el tiempo de inducción a la nucleación de la misma, que dependen a su vez de la estructura de la sílice.
Vallés Lluch, A. (2008). P(EMA-co-HEA)/SiO2 hybrid nanocomposites for guided dentin tissue regeneration: structure, characterization and bioactivity [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/3795
Palancia

Les applications de calcul haute-performance (HPC) nécessitent des capacités de calcul conséquentes, qui sont généralement atteintes à l'aide de fermes de serveurs au détriment de la consommation énergétique d'une telle solution. L'accélération d'applications sur des plateformes hétérogènes, comme par exemple des FPGA ou des GPU, permet de réduire la consommation énergétique et correspond donc à un compromis architectural plus séduisant. Elle s'accompagne cependant d'un changement de paradigme de programmation et les plateformes hétérogènes sont plus complexes à prendre en main pour des experts logiciels. C'est particulièrement le cas des développeurs de produits financiers en finance quantitative. De plus, les applications financières évoluent continuellement pour s'adapter aux demandes législatives et concurrentielles du domaine, ce qui renforce les contraintes de programmabilité de solutions d'accélérations. Dans ce contexte, l'utilisation de flots haut-niveaux tels que la synthèse haut-niveau (HLS) pour programmer des accélérateurs FPGA n'est pas suffisante. Une approche spécifique au domaine peut fournir une réponse à la demande en performance, sans que la programmabilité d'applications accélérées ne soit compromise.Nous proposons dans cette thèse une approche de conception haut-niveau reposant sur le standard de programmation hétérogène OpenCL. Cette approche repose notamment sur la nouvelle implémentation d'OpenCL pour FPGA introduite récemment par Altera. Quatre contributions principales sont apportées : (1) une étude initiale d'intégration de c'urs de calculs matériels à une librairie logicielle de calcul financier (QuantLib), (2) une exploration d'architectures et de leur performances respectives, ainsi que la conception d'une architecture dédiée pour l'évaluation d'option américaine et l'évaluation de volatilité implicite à partir d'un flot haut-niveau de conception, (3) la caractérisation détaillée d'une plateforme Altera OpenCL, des opérateurs élémentaires, des surcouches de contrôle et des liens de communication qui la compose, (4) une proposition d'un flot de compilation spécifique au domaine financier, reposant sur cette dernière caractérisation, ainsi que sur une description des applications financières considérées, à savoir l'évaluation d'options
The need for resources in High Performance Computing (HPC) is generally met by scaling up server farms, to the detriment of the energy consumption of such a solution. Accelerating HPC application on heterogeneous platforms, such as FPGAs or GPUs, offers a better architectural compromise as they can reduce the energy consumption of a deployed system. Therefore, a change of programming paradigm is needed to support this heterogeneous acceleration, which trickles down to an increased level of programming complexity tackled by software experts. This is most notably the case for developers in quantitative finance. Applications in this field are constantly evolving and increasing in complexity to stay competitive and comply with legislative changes. This puts even more pressure on the programmability of acceleration solutions. In this context, the use of high-level development and design flows, such as High-Level Synthesis (HLS) for programming FPGAs, is not enough. A domain-specific approach can help to reach performance requirements, without impairing the programmability of accelerated applications.We propose in this thesis a high-level design approach that relies on OpenCL, as a heterogeneous programming standard. More precisely, a recent implementation of OpenCL for Altera FPGA is used. In this context, four main contributions are proposed in this thesis: (1) an initial study of the integration of hardware computing cores to a software library for quantitative finance (QuantLib), (2) an exploration of different architectures and their respective performances, as well as the design of a dedicated architecture for the pricing of American options and their implied volatility, based on a high-level design flow, (3) a detailed characterization of an Altera OpenCL platform, from elemental operators, memory accesses, control overlays, and up to the communication links it is made of, (4) a proposed compilation flow that is specific to the quantitative finance domain, and relying on the aforementioned characterization and on the description of the considered financial applications (option pricing)

Les systèmes embarqués sont de plus en plus utilisés dans des domaines divers tels que le transport, l’automatisation industrielle, les télécommunications ou la santé pour exécuter des applications critiques et manipuler des données sensibles. Ces systèmes impliquent souvent des intérêts financiers et industriels, mais aussi des vies humaines ce qui impose des contraintes fortes de sûreté. Par conséquent, un élément clé réside dans la capacité de tels systèmes à répondre correctement quand des erreurs se produisent durant l’exécution et ainsi empêcher des comportements induits inacceptables. Les erreurs peuvent être d’origines naturelles telles que des impacts de particules, du bruit interne (problème d’intégrité), etc. ou provenir d’attaques malveillantes. Les architectures de systèmes embarqués comprennent généralement un ou plusieurs processeurs, des mémoires, des contrôleurs d’entrées/sorties ainsi que des accélérateurs matériels utilisés pour améliorer l’efficacité énergétique et les performances. Avec l’évolution des applications, le cycle de conception d’accélérateurs matériels devient de plus en plus complexe. Cette complexité est due en partie aux spécifications des accélérateurs matériels qui reposent traditionnellement sur l’écriture manuelle de fichiers en langage de description matérielle (HDL).Cependant, la synthèse de haut niveau (HLS) qui favorise la génération automatique ou semi-automatique d’accélérateurs matériels à partir de spécifications logicielles, comme du code C, permet de réduire cette complexité.Le travail proposé dans ce manuscrit cible l’intégration d’un support de vérification dans les outils de HLS pour générer des moniteurs sur puce au cours de la synthèse de haut niveau des accélérateurs matériels. Trois contributions distinctes ont été proposées. La première contribution consiste à contrôler les erreurs de comportement temporel des entrées/sorties (impactant la synchronisation avec le reste du système) ainsi que les erreurs du flot de contrôle (sauts illégaux ou problèmes de boucles infinies). La synthèse des moniteurs est automatique sans qu’aucune modification de la spécification utilisée en entrée de la HLS ne soit nécessaire. La deuxième contribution vise la synthèse des propriétés de haut niveau (ANSI-C asserts) qui ont été ajoutées dans la spécification logicielle de l’accélérateur matériel. Des options de synthèse ont été proposées pour arbitrer le compromis entre le surcout matériel, la dégradation de la performance et le niveau de protection. La troisième contribution améliore la détection des corruptions des données qui peuvent modifier les valeurs stockées, et/ou modifier les transferts de données, sans violer les assertions (propriétés) ni provoquer de sauts illégaux. Ces erreurs sont détectées en dupliquant un sous-ensemble des données du programme, limité aux variables les plus critiques. En outre, les propriétés sur l’évolution des variables d’induction des boucles ont été automatiquement extraites de la description algorithmique de l’accélérateur matériel. Il faut noter que l’ensemble des approches proposées dans ce manuscrit, ne s’intéresse qu’à la détection d’erreurs lors de l’exécution. La contreréaction c.à.d. la manière dont le moniteur réagit si une erreur est détectée n’est pas abordée dans ce document
Embedded systems are increasingly used in various fields like transportation, industrial automation, telecommunication or healthcare to execute critical applications and manipulate sensitive data. These systems often involve financial and industrial interests but also human lives which imposes strong safety constraints.Hence, a key issue lies in the ability of such systems to respond safely when errors occur at runtime and prevent unacceptable behaviors. Errors can be due to natural causes such as particle hits as well as internal noise, integrity problems, but also due to malicious attacks. Embedded system architecture typically includes processor (s), memories, Input / Output interface, bus controller and hardware accelerators that are used to improve both energy efficiency and performance. With the evolution of applications, the design cycle of hardware accelerators becomes more and more complex. This complexity is partly due to the specification of hardware accelerators traditionally based on handwritten Hardware Description Language (HDL) files. However, High-Level Synthesis (HLS) that promotes automatic or semi-automatic generation of hardware accelerators according to software specification, like C code, allows reducing this complexity.The work proposed in this document targets the integration of verification support in HLS tools to generate On-Chip Monitors (OCMs) during the high-level synthesis of hardware accelerators (HWaccs). Three distinct contributions are proposed. The first one consists in checking the Input / Output timing behavior errors (synchronization with the whole system) as well as the control flow errors (illegal jumps or infinite loops). On-Chip Monitors are automatically synthesized and require no modification in their high-level specification. The second contribution targets the synthesis of high-level properties (ANSI-C asserts) that are added into the software specification of HWacc. Synthesis options are proposed to trade-off area overhead, performance impact and protection level. The third contribution improves the detection of data corruptions that can alter the stored values or/and modify the data transfers without causing assertions violations or producing illegal jumps. Those errors are detected by duplicating a subset of program’s data limited to the most critical variables. In addition, the properties over the evolution of loops induction variables are automatically extracted from the algorithmic description of HWacc. It should be noticed that all the proposed approaches, in this document, allow only detecting errors at runtime. The counter reaction i.e. the way how the HWacc reacts if an error is detected is out of scope of this work

La thèse porte sur l'impact d'optimisations algorithmiques pour la synthèse automatique HLS pour ASIC. Ces optimisations algorithmiques sont des transformations de haut niveau, qui de part leur nature intrinsèque restent hors de porter des compilateurs modernes, même les plus optimisants. Le but est d'analyser l'impact des optimisations et transformations de haut niveau sur la surface, la consommation énergétique et la vitesse du circuit ASIC. Les trois algorithmes évalués sont les filtres non récursifs, les filtres récursifs et un algorithme de détection de mouvement. Sur chaque exemple, des gains ont été possibles en vitesse et/ou en surface et/ou en consommation. Le gain le plus spectaculaire est un facteur x12.6 de réduction de l'énergie tout en maitrisant la surface de synthèse et en respectant la contrainte d'exécution temps réel. Afin de mettre en perspective les résultats (consommation et vitesse), un benchmark supplémentaire a été réalisé sur un microprocesseur ST XP70 avec extension VECx, un processeur ARM Cortex avec extension Neon et un processeur Intel Penryn avec extensions SSE.

L'augmentation de la capacité d'intégration des circuits a permis le développement des systèmes de plus en plus complexes. De cette complexité sont nés des besoins conséquents quant aux méthodes de conception et de vérification. Les outils de synthèse de haut-niveau (HLS) sont une des réponses à ces besoins. Les travaux présentés dans cette thèse ont pour cadre l'amélioration du processus de vérification des architectures matérielles synthétisées par HLS. En particulier, ils proposent une méthode pour la transformation des assertions booléennes spécifiées dans la description algorithmique d'une application en moniteurs matériels pour la simulation. Une deuxième méthode est proposée. Elle cible la synthèse automatique d'un gestionnaire d'erreurs matériel dont le rôle est d'archiver les erreurs survenant dans un circuit en fonctionnement réel, ainsi que leurs contextes d'exécution
The fast growing complexity of hardware circuits, during the last three decades, has change devery step of their development cycle. Design methods evolved a lot, and this evolutionwas necessary to cope with an always shorter time-to-market, mainly driven by the internationalcompetition.An increased complexity also means more errors, harder to find corner-cases, and morelong and expensive simulations. The verification of hardware systems requires more andmore resources, and is the main cost factor of the whole development of a circuit. Since thecomplexity of any system increases, the cost of an error undetected until the foundry stepbecame prohibitive. Therefore, the verification process is divided between multiple stepsinvolved at every moment of the design process : comparison of models behavior, simulationof RTL descriptions, formal analysis of algorithms, assertions usage, etc. The verificationmethodologies evolved a lot, in order to follow the progress of design methods. Somemethods like the Assertion-Based Verification became so important that they are nowwidely adopted among the developers community, providing near-source error detection.Thus, the work described here aims at improving the assertion-based verification process,in order to offer a consequent timing improvment to designers. Two contributions aredetailed. The first one deals with the transformation of Boolean assertions found in algorithmicdescriptions into equivalent temporal assertions in the RTL description generatedby high-level synthesis (HLS) methodologies. Therefore, the assertions are usable duringthe simulation process of the generated architectures. The second contribution targets theverification of hardware systems in real-time. It details the synthesis process of a hardwareerror manager, which has to save and serialize the execution context when an error isdetected. Thus, it is easier to understand the cause of an error and to find its source. Theerrors and their contexts are serialized as reports in a memory readable by the system ordirectly by the designer. The behavior of a circuit can be analyzed without requiring anyprobe or integrated logic analyzer

Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol
Intelligent transport systems play an important role in minimizing accidents, traffic congestion, and air pollution. Among these systems, we mention the avionics domain, which uses in several cases the sorting algorithms, which are one of the important operations for real-time embedded applications. However, technological evolution is moving towards more and more complex architectures to meet the application requirements. In this respect, designers find their ideal solution in reconfigurable computing, based on heterogeneous CPU / FPGA architectures that house multi-core processors (CPUs) and FPGAs that offer high performance and adaptability to real-time constraints. Of the application. The main objective of my work is to develop hardware implementations of sorting algorithms on the heterogeneous CPU / FPGA architecture by using the high-level synthesis tool to generate the RTL design from the behavioral description. This step requires additional efforts on the part of the designer in order to obtain an efficient hardware implementation by using several optimizations with different use cases: software, optimized and nonoptimized hardware and for several permutations / vectors generated using the generator pf permutation based on Lehmer method. To improve performance, we calculated the runtime, standard deviation and resource number used for sorting algorithms by considering several data sizes ranging from 8 to 4096 items. Finally, we compared the performance of these algorithms. This algorithm will integrate the applications of decision support, planning the flight plan

Les fortes contraintes de réactivité et de consommation énergétique des systèmes embarqués et cyber-physiques nécessitent l’utilisation croissante de systèmes de calculs parallèles et fortement hétérogènes. La nature de ces systèmes parallèles implique une énorme complexité dans la compréhension et la prévision des performances en termes de temps de réponse. En effet, le temps de réponse dépend de nombreux facteurs associés aux caractéristiques à la fois de la fonctionnalité implémentée et de l’architecture cible. Les méthodes d’optimisation système actuelles dérivent le temps de réponse du système en examinant les opérations requises par chaque tâche, tant pour le traitement que pour l’accès aux ressources partagées. Cette procédure est souvent suivie par l’ajout ou l’élimination des interférences potentielles dues à la concurrence entre tâches. Cependant, de telles approches nécessitent une connaissance avancée des détails du logiciel et du matériel, rarement disponible en pratique lors du dimensionnement du système. Cette thèse propose une stratégie alternative "top-down" visant à étendre les cas dans lesquels le temps de réponse matériel et logiciel peut être analysé et prédit. La stratégie proposée s’appuie sur des représentations d’applications par des modèles flux de données et se concentre sur l’estimation du temps de réponse d’applications reconfigurables exécutées par des unités de calcul à la fois générales et spécialisées
In contexts such as embedded and cyber-physical systems, the design of a desired functionality under constraints increasingly requires a parallel execution of different tasks on heterogeneous architectures. The nature of such parallel systems implies a huge complexity in understanding and predicting performance in terms of response time. Indeed, response time depends on many factors associated with the characteristics of both the functionality and the target architecture. State-of-the art strategies derive response time by examining the operations required by each task for both processing and accessing shared resources. This procedure is often followed by the addition or elimination of potential interferences due to task concurrency. However, such approaches require an advanced knowledge of the software and hardware details, rarely available in practice. This thesis provides an alternative "topdown" strategy aimed at extending the cases in which hardware and software response times can be analyzed and predicted. The proposed strategy leverages on dataflow-based application representations and focuses on the response time estimation of reconfigurable applications mapped on both general-purpose and specialized processing elements

Les applications du traitement du signal (TDSI) sont maintenant largement utilisées dans des domaines variés allant de l'automobile aux communications sans fils, en passant par les applications multimédias et les télécommunications. La complexité croissante des algorithmes implémentés, et l'augmentation continue des volumes de données et des débits applicatifs, requièrent souvent la conception d'accélérateurs matériels dédiés. Typiquement l'architecture d'un composant complexe du TDSI utilise des éléments de calculs de plus en plus complexes, des mémoires et des modules de brassage de données (entrelaceur/désentrelaceur pour les Turbo-Codes, blocs de redondance spatiotemporelle dans les systèmes OFDM/MIMO, ...), privilégie des connexions point à point pour la communication inter éléments de calcul et demande d'intégrer dans une même architecture plusieurs configurations et/ou algorithmes (systèmes (re)configurables). Aujourd'hui, le coût de ces systèmes en terme d'éléments mémorisant est très élevé; les concepteurs cherchent donc à minimiser la taille de ces tampons afin de réduire la consommation et la surface total du circuit, tout en cherchant à en optimiser les performances. Sur cette problématique globale, nous nous intéressons à l'optimisation des interfaces de communication entre composants. On peut voir ce problème comme la synthèse (1) d'interfaces pour l'intégration de composants virtuels (IP cores), (2) de composants de brassage de données (type entrelaceur) pouvant avoir plusieurs modes de fonctionnements, et (3) de chemins de données, potentiellement configurables, dans des flots de synthèse de haut niveau. Nous proposons une méthodologie de conception permettant de générer automatiquement un adaptateur de communication (interface) nommé Space-Time AdapteR (STAR). Notre flot de conception prend en entrée (1) des diagrammes temporels (fichier de contraintes) ou (2) une description en langage C de la règle de brassage des données (par exemple une règle d'entrelacement pour Turbo-Codes) et des contraintes utilisateur (débit, latence, parallélisme...) ou (3) en ensemble de CDFGs ordonnés et assignés. Ce flot formalise ensuite ces contraintes de communication sous la forme d'un Graphe de Compatibilité des Ressources Multi-Modes (MMRCG) qui permet une exploration efficace de l'espace des solutions architecturales afin de générer un composant STAR en VHDL de niveau transfert de registre (RTL) utilisé pour la synthèse logique. L'architecture STAR se compose d'un chemin de données (utilisant des FIFOs, des LIFOs et/ou des registres) et de machines d'état finis permettant de contrôler le système. L'adaptation spatiale (une donnée en peut être transmise de n'importe quel port d'entrée vers un ou plusieurs ports de sortie) est effectuée par un réseau d'interconnexion adapté et optimisé. L'adaptation temporelle est réalisée par les éléments de mémorisation, en exploitant leur sémantique de fonctionnement (FIFO, LIFO). Le composant STAR exploite une interface LIS (Latency Insensitive System) offrant un mécanisme de gel d'horloge qui permet l'asservissement par les données. Le flot de conception proposé génère des architectures pouvant intégrer plusieurs modes de fonctionnement (par exemple, plusieurs longueurs de trames pour un entrelaceur, ou bien plusieurs configurations dans une architecture multi-modes). Le flot de conception est basé sur quatre outils : - StarTor prend en entrée la description en langage C de l'algorithme d'entrelacement, et les contraintes de l'utilisateur (latence, débit, interface de communication, parallélisme d'entréesortie...). Il en extrait l'ordre des données d'entrée-sortie en produisant d'une trace à partir de la description fonctionnelle. Ensuite, l'outil génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - StarDFG prend en entrée un ensemble de CDFGs générés par un outil de synthèse de haut niveau. Ces CDFGs doivent être ordonnancés et les éléments de calculs doivent avoir été assignés. L'outil en extrait ensuite l'ordre des échanges de données. Enfin, il génère le fichier de contraintes de communication qui sera utilisé par l'outil STARGene. - STARGene, basé sur un flot à cinq étapes, génère l'architecture STAR : (1) construction des graphes de compatibilité des ressources MMRCG, à partir du fichier de contraintes, correspondant à chacun des modes de fonctionnement du design, (2) fusion des modes de fonctionnement, (3) assignation des structures de mémorisation (FIFO, LIFO ou Registre) sur le MMRCG (4) optimisation de l'architecture et (5) génération du VHDL niveau transfert de registre (RTL) intégrant les différents modes de communication. Le fichier de contraintes utilisé dans la première étape peut provenir de l'outil StarTor, comme nous l'avons indiqué, ou peut être généré par un outil de synthèse de haut niveau tel que l'outil GAUT développé au laboratoire LESTER. - StarBench génère un test-bench basé sur les contraintes de communication et permet de valider les architectures générées en comparant les résultats de simulation de l'architecture avec la spécification fonctionnelle. Les expérimentations que nous présentons dans le manuscrit ont été réalisées pour trois cas d'utilisation du flot STAR. En premier lieu, nous avons utilisé l'approche STAR dans le cadre de l'intégration et l'interconnexion de blocs IPs au sein d'une même architecture. Cette première expérience pédagogique permet de démontrer la validité de l'approche retenue et de mettre en avant les possibilités offertes en terme d'exploration de l'espace des solutions architecturales. Dans une seconde expérience, le flot STAR a été utilisé pour générer une architecture de type entrelaceur Ultra-Wide Band. Il s'agit là d'un cas d'étude industriel dans le cadre d'une collaboration avec la société STMicroelectronics. En utilisant notre flot, nous avons prouvé que nous pouvions réduire le nombre de points mémoires utilisés et diminuer la latence, par rapport aux approches classiques basées sur des bancs mémoires. De plus, lorsque nous utilisons notre flot, le nombre de structures à piloter est plus petit que dans l'architecture de référence, qui a été obtenue à l'aide d'un outil de synthèse de haut niveau du commerce. Actuellement, la surface totale de notre architecture d'entrelacement est environ 14% plus petite que l'architecture de référence STMicrolectronics. Enfin, dans une troisième série d'expériences, nous avons utilisé le modèle STAR dans un flot de synthèse de haut niveau ciblant la génération d'architectures reconfigurables. Cette approche a été expérimentée pour générer des architectures multi-débits (FFT 64 à 8 points, FIR 64 à 16 points...) et multi-modes (FFT et IFFT, DCT et produit de matrices...). Ces expériences nous ont permis de montrer la pertinence de l'association de l'approche STAR, pour l'optimisation et la génération de l'architecture de multiplexage et de mémorisation, à des algorithmes d'ordonnancement et d'assignation multi-configurations à l'étude dans GAUT (Thèse Caaliph Andriamissaina). Nous avons notamment obtenu des gains pouvant aller jusqu'à 75% en terme de surface par rapport à une architecture naïve et des gains pouvant aller jusqu'à 40% par rapport aux surfaces obtenues avec des méthodologies centrées sur la réutilisation d'opérateur (SPACT-MR).

This diploma thesis solves the construction and technological preparation of the production hall with administration building for company Mont-Tech localized in Brno. The following documents are processed for the project. These are: technical report, coordination situation with wider transport route relationships, time and financial plan for construction, study of the implementation of the main technological stages, design of site facilities, proposal of the main building machines and mechanisms, technological regulations and related control and testing plans. In addition were prepared – the itemized budget of the main buildings, the plan of safety and health protection and construction details.

A fraction of HIV-1 patients are able to successfully control the virus and avoid developing AIDS. It has become increasingly clear that variations in the immune response during the initial days of acute infection including the period of peak viral replication determine long term differences in disease outcomes. While the precise factor(s) necessary and sufficient for protection from AIDS is as yet unidentified, a number of factors have been correlated with protection from AIDS. Among these are the presence of a strong proliferative and multifunctional T-cell response as well as the HLA allele status of a patient. Therefore the goal of this thesis project was to 1) broadly identify the major contributors to the proliferative and multifunctional T-cell response during acute infection with HIV, 2) examine the durability of these responses and 3) elucidate the gene regulation pathway(s) by which HLA allele status determines disease outcomes.

In order to identify the major contributors to the proliferative and multifunctional T-cell response to HIV we utilized PBMC samples from a cohort of acutely infected HIV patients in the Duke and University of North Carolina infectious disease clinics. These samples were stimulated in vitro with peptides representing the HIV clade B consensus sequence and the T-cells were analyzed for proliferation and multifunctionality. Through this analysis we identified CD4+CD8+ (DP) T-cells as overrepresented within the proliferative response and the primary contributor to multifunctionality. Additionally, the acute multifunctional T-cell response was highly focused on the Nef, Rev, Tat, VPR and VPU sections of the HIV proteome. We also discovered similar response patterns among a cohort of HIV controllers recruited from the Duke infectious disease clinic. In fact, the frequency of multifunctional DP T-cells was inversely correlated with viral loads among the controller cohort.

Having identified DP T-cells as HIV responding cells of interest, we next examined their durability following the removal of widespread antigenic stimulation via administration of HAART. Utilizing longitudinal samples from the acute HIV cohort we again examined T-cell proliferation and multifunctionality at approximately 24 weeks and 104 weeks post infection among patients. This experiment demonstrated that among patients who initiated HAART during acute infection there was a significant reduction in the frequency of multifunctional DP T-cells at 24 and 104 weeks post infection compared to study entry. Meanwhile the proliferative DP T-cell response was maintained longitudinally. Additionally, these patients did not exhibit the previously described increase in frequency of multifunctional CD8 T-cells as infection progressed to the chronic phase. Although the majority of patients initiated HAART during the acute stage of infection, a minority delayed HAART initiation for various lengths up to and including study cessation. Among this group of patients the frequency of multifunctional DP T-cells was maintained longitudinally. Therefore, the early initiation of HAART reduces long term frequencies of multifunctional DP T-cells while delayed HAART initiation leads to a durable multifunctional DP T-cell response. Since HIV controllers with higher frequencies of multifunctional DP T-cells maintain lower viral loads, early HAART initiation may be detrimental to the development of immune cells capable of controlling the virus.

Finally, we examined the effect HLA alleles have on gene regulation during the initial interactions between HIV and the host immune system. This work employed 2 HIV negative patient cohorts. One cohort expressed HLA-B*35 which has previously been shown to correlate with rapid progression to AIDS following infection with HIV. The second cohort expressed HLA-B*57 which has been associated with long term non-progression following infection with HIV. PBMCs from each group were infected with HIV in vitro. Twenty-four hours after infection these cells were sorted into CD4+ T-cells, CD8+ T-cells and NK-cells. Following cell sorting, mRNA was isolated and interrogated for expression changes using whole genome microarrays. This analysis revealed HLA allele specific differences in the magnitude by which CD4+ T-cells, CD8+ T-cells and NK-cells activate the interferon response pathway following exposure to HIV.

In total, these findings provide insight into the cell types responsible for significant portions of the acute immune response to HIV and the mechanisms by which individuals protected from progression to AIDS differ from their peers.

Dissertation

Le sujet traité dans cette thèse, concerne les liens entre la synthèse de haut niveau (HLS: High Level Synthesis) et la synthèse au niveau transfert de registres (RTL: Register Transfer Level). Il s'agit d'une adaptation de l'architecture résultat de la synthèse de haut niveau par transformation en une description (au niveau) RTL acceptée par les outils industriels actuels. Les objectifs visés par cette transformation, sont: accroître la flexibilité et l'efficacité, permettre la paramétrisation de l'architecture finale. A partir d'une description comportamentale décrite dans un language de description de materiel (la synthèse de haut niveau) génère une architecture au niveau transfert de registres, comprenant un contrôleur et un chemin de données. Le contrôleur et le chemin de données peuvent être synthétisés par des outils de synthèse RTL et logique existant pour réaliser un ASIC ou un FPGA. Cependant, pour des raisons d'efficacité, il est préférable de synthétiser le chemin de données par un compilateur de chemin de données. Nous allons dans un premier temps concevoir une méthode que nous appelerons personnalisation. Elle permet aux concepteurs d'adapter l'architecture générée aux outils de synthèse RTL et à toute structure particulière requise. Ensuite, nous définirons une méthode appelée Décomposition. Cette dernière fournira un moyen de décomposer un chemin de données en plusieurs sous chemins de données réguliers, pouvant être synthetisés de manière efficace par un compilateur de chemin de données. Enfin, nous présenterons la génération de chemins de données génériques, destinés à la réalisation d'architectures paramétrables au niveau RTL. Cet algorithme a été implanté dans le generateur de code VHDL à partir de la structure de données intermédiaire utilisée par AMICAL, un outil de synthèse de haut niveau.

American jurisprudence currently applies two incompatible validity standards to determine which laws are enforceable. The natural law tradition evaluates validity by an uncertain standard of divine law, and its methodology relies on contradictory views of human reason. Legal positivism, on the other hand, relies on a methodology that commits the analytic fallacy, separates law from its application, and produces an incomplete model of law. These incompatible standards have created a schism in American jurisprudence that impairs the delivery of justice. This dissertation therefore formulates a new standard for legal validity. This new standard rejects the uncertainties and inconsistencies inherent in natural law theory. It also rejects the narrow linguistic methodology of legal positivism. In their stead, this dissertation adopts a pragmatic methodology that develops a standard for legal validity based on actual legal experience. This approach focuses on the operations of law and its effects upon ongoing human activities, and it evaluates legal principles by applying the experimental method to the social consequences they produce. Because legal history provides a long record of past experimentation with legal principles, legal history is an essential feature of this method. This new validity standard contains three principles. The principle of reason requires legal systems to respect every subject as a rational creature with a free will. The principle of reason also requires procedural due process to protect against the punishment of the innocent and the tyranny of the majority. Legal systems that respect their subjects' status as rational creatures with free wills permit their subjects to orient their own behavior. The principle of reason therefore requires substantive due process to ensure that laws provide dependable guideposts to individuals in orienting their behavior. The principle of consent recognizes that the legitimacy of law derives from the consent of those subject to its power. Common law custom, the doctrine of stare decisis, and legislation sanctioned by the subjects' legitimate representatives all evidence consent. The principle of autonomy establishes the authority of law. Laws must wield supremacy over political rulers, and political rulers must be subject to the same laws as other citizens. Political rulers may not arbitrarily alter the law to accord to their will. Legal history demonstrates that, in the absence of a validity standard based on these principles, legal systems will not treat their subjects as ends in themselves. They will inevitably treat their subjects as mere means to other ends. Once laws do this, men have no rest from evil.