Dissertations / Theses: 'Fiabilité d’oxyde de grille'

1

Gay, Roméric. "Développement de composants analogiques embarqués dans des microcontrôleurs destinés à l'Internet des Objets (loT)." Electronic Thesis or Diss., Aix-Marseille, 2022. http://www.theses.fr/2022AIXM0218.

Full text

Abstract:

L’objectif de ces travaux de thèse a été d'améliorer les performances, le coût et la surface de silicium occupés par un microcontrôleur fabriqué sur la base d’une technologie mémoire embarquée CMOS (eNVM) 40 nm. Ces améliorations ont été réalisées grâce au développement de nouvelles architectures de transistors adaptées au besoin du marché de l’IoT. Dans une première partie, le contexte dans lequel s’inscrit cette thèse est exposé par la présentation des limites technologiques et économiques de technologie CMOS. Dans une deuxième partie, le procédé de fabrication eNVM ainsi que l’architecture et le mode de fonctionnement d’un nouveau composant, appelé transistor triple grille, ont été présentés. Sur la base de cette nouvelle architecture, composée de grilles de contrôle indépendantes, différents transistors multigrilles ont été fabriqués. Par la même occasion, leur comportement électrique a été analysé. Dans la continuité, des études de fiabilité, portant notamment sur les oxydes de grilles, ont été menées. L’objectif de ces études a été d’étudier l’impact d’une contrainte électrique, appliquée sur une grille du transistor, sur les autres grilles non soumises à cette même contrainte. Des caractérisations électriques ainsi que des simulations TCAD, ont permis d’améliorer la compréhension des résultats obtenus. Finalement, la structure du transistor triple grille a été modélisée à l’aide d’un modèle compact de transistor de type PSP. Cette modélisation a pour objectif de permettre l’évaluation du comportement et des performances électriques de ce transistor au niveau circuit
The aim of this work is to improve the performance, cost and area of a microcontroller manufactured in a 40 nm CMOS embedded memory technology (eNVM), by developing new transistor architectures suitable for the IoT market. The context is first presented with a focus on the technological and economical limitations of the CMOS technology. In a second part, the eNVM manufacturing process as well as the architecture and operation mode of a new component called triple gate transistor are presented. Based on this new architecture which provides independent control gates, various multigate transistors are manufactured and their electrical behaviour is analysed. Reliability studies are then carried out, to assess the reliability of the gate’s oxides. The objective is to study the impact of an electrical stress applied to one transistor gate on the gates not subject to this same stress. Electrical characterizations and TCAD simulations are also conducted to improve the understanding. Finally, the structure of the triple gate transistor is modelled using a compact PSP transistor model. The aim is to evaluate the behaviour but also the electrical performance of this transistor at the circuit level

APA, Harvard, Vancouver, ISO, and other styles

2

Ouaida, Rémy. "Vieillissement et mécanismes de dégradation sur des composants de puissance en carbure de silicium (SIC) pour des applications haute température." Thesis, Lyon 1, 2014. http://www.theses.fr/2014LYO10228/document.

Full text

Abstract:

Dans les années 2000, les composants de puissance en carbure de silicium (SiC) font leur apparition sur le marché industriel offrant d'excellentes performances. Elles se traduisent par de meilleurs rendements et des fréquences de découpage plus élevées, entrainant une réduction significative du volume et de la masse des convertisseurs de puissance. Le SiC présente de plus un potentiel important de fonctionnement en haute température (>200°C) et permet donc d'envisager de placer l'électronique dans des environnements très contraints jusqu'alors inaccessibles. Pourtant les parts de marche du SiC restent limitées dans l'industrie vis à vis du manque de retour d'expérience concernant la fiabilité de ces technologies relativement nouvelles. Cette question reste aujourd'hui sans réponse et c'est avec cet objectif qu'a été menée cette étude axée sur le vieillissement et l'analyse des mécanismes de dégradation sur des composants de puissance SiC pour des applications haute température. Les tests de vieillissement ont été réalisés sur des transistors MOSFET SiC car ces composants attirent les industriels grâce à leur simplicité de commande et leur sécurité "normalement bloqué" (Normally-OFF). Néanmoins, la fiabilité de l'oxyde de grille est le paramètre limitant de cette structure. C'est pourquoi l'étude de la dérive de la tension de seuil a été mesurée avec une explication du phénomène d'instabilité du VTH. Les résultats ont montré qu'avec l'amélioration des procédés de fabrication, l'oxyde du MOSFET est robuste même pour des températures élevées (jusqu'à 300°C) atteintes grâce à un packaging approprié. Les durées de vie moyennes ont été extraites grâce à un banc de vieillissement accéléré développé pour cette étude. Des analyses macroscopiques ont été réalisées afin d'observer l'évolution des paramètres électriques en fonction du temps. Des études microscopiques sont conduites dans l'objectif d'associer l'évolution des caractéristiques électriques par rapport aux dégradations physiques internes à la puce. Pour notre véhicule de test, la défaillance se traduit par un emballement du courant de grille en régime statique et par l'apparition de fissures dans le poly-Silicium de la grille. Pour finir, une étude de comparaison avec des nouveaux transistors MOSFET a été réalisée. Ainsi l'analogie entre ces composants s'est portée sur des performances statiques, dynamiques, dérivé de la tension de seuil et sur la durée de vie moyenne dans le test de vieillissement. Le fil rouge de ces travaux de recherche est une analyse des mécanismes de dégradation avec une méthodologie rigoureuse permettant la réalisation d'une étude de fiabilité. Ces travaux peuvent servir de base pour toutes analyses d'anticipation de défaillances avec une estimation de la durée de vie extrapolée aux températures de l'application visée
Since 2000, Silicon Carbide (SiC) power devices have been available on the market offering tremendous performances. This leads to really high efficiency power systems, and allows achieving significative improvements in terms of volume and weight, i.e. a better integration. Moreover, SiC devices could be used at high temperature (>200°C). However, the SiCmarket share is limited by the lack of reliability studies. This problem has yet to be solved and this is the objective of this study : aging and failure mechanisms on power devices for high temperature applications. Aging tests have been realized on SiC MOSFETs. Due to its simple drive requirement and the advantage of safe normally-Off operation, SiCMOSFET is becoming a very promising device. However, the gate oxide remains one of the major weakness of this device. Thus, in this study, the threshold voltage shift has been measured and its instability has been explained. Results demonstrate good lifetime and stable operation regarding the threshold voltage below a 300°C temperature reached using a suitable packaging. Understanding SiC MOSFET reliability issues under realistic switching conditions remains a challenge that requires investigations. A specific aging test has been developed to monitor the electrical parameters of the device. This allows to estimate the health state and predict the remaining lifetime.Moreover, the defects in the failed device have been observed by using FIB and SEM imagery. The gate leakage current appears to reflect the state of health of the component with a runaway just before the failure. This hypothesis has been validated with micrographs showing cracks in the gate. Eventually, a comparative study has been realized with the new generations of SiCMOSFET

APA, Harvard, Vancouver, ISO, and other styles

3

Le, Roux Claire. "Etude de la fiabilité des mémoires non volatiles à grille flottante." Aix-Marseille 1, 2008. http://theses.univ-amu.fr.lama.univ-amu.fr/2008AIX11046.pdf.

Full text

Abstract:

La miniaturisation croissante des mémoires non volatiles entraine l’apparition de nouveaux problèmes de fiabilité. Certaines applications de ces mémoires, notamment les applications automobiles, requièrent des critères de fiabilité très sévères devant garantir le fonctionnement du produit à 150°C. Dans ce contexte, une bonne compréhension des mécanismes de défaillance des mémoires non volatiles à grille flottante est nécessaire. Dans ce mémoire, nous avons étudié de façon approfondie la perte de charges intrinsèque sur une technologie Flash, ce qui nous a permis une meilleure compréhension et une modélisation du phénomène. Concernant les cellules EEPROM, le problème majeur de fiabilité étant la perte de charges extrinsèque, nous avons étudié l’influence de différents paramètres des cellules afin de la diminuer. Enfin, nous avons présenté deux nouvelles méthodes expérimentales permettant de quantifier les cellules extrinsèques d’une CAST (Cell Array Structure Test), ainsi qu’une étude des effets de la contamination ionique sur la rétention des cellules Flash et EEPROM
The increasing scaling-down of non volatile memories induces new reliability issues. Some applications of these memories, especially automotive ones, need very strict reliability specifications to guarantee that the product works at 150°C. In this context, it is essential to understand the failure mechanisms of the non volatile memories with a floating gate. In this thesis, we studied the intrinsic charge loss in a Flash technology, which allowed us a better understanding and modeling of the phenomenon. The principal reliability issue of EEPROM cells is the extrinsic charge loss. We studied the influence of different parameters of the cells in order to reduce this extrinsic charge loss. At last, we presented two new experimental methods to quantify the extrinsic cells of a CAST (Cell Array Structure Test), and a study of the ionic contamination effects on Flash and EEPROM cells’ retention

APA, Harvard, Vancouver, ISO, and other styles

4

Rebuffat, Benjamin. "Etude de la fiabilité des mémoires non-volatiles à grille flottante." Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4383.

Full text

Abstract:

De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Dans ce contexte, cette thèse traite de l’étude de la fiabilité des mémoires non-volatiles à grille flottante de type NOR Flash. Après une introduction mêlant l’état de l’art des mémoires non volatiles et la caractérisation électrique des mémoires Flash, une étude sur l’effet des signaux de polarisation a été menée. Un modèle a été développé afin de modéliser la cinétique de la tension de seuil durant un effacement. L’effet de la rampe d’effacement a été montré sur les cinétiques mais aussi sur l’endurance. Une étude sur la durée de vie de l’oxyde tunnel a ensuite montré l’importance de l’utilisation d’un stress dynamique. Nous avons caractérisé cette dépendance en fonction du rapport cyclique et du champ électrique appliqué. Enfin l’endurance de la cellule mémoire Flash a été étudiée et les effets de la relaxation durant le cyclage ont été analysés
Many specific applications used in automotive, medical and spatial activity domains, require a high reliability level. In this context, this thesis focuses on the study of floating gate non-volatiles memories reliability more precisely in NOR Flash architecture. After an introduction mixing the state of art of non-volatiles memories and the electrical characterization of Flash memories, a study on the polarization signals effect has been led. A model has been developed in order to model the threshold voltage kinetic during an erase operation. The erasing ramp effect has been shown on kinetics and also on cycling. Then, a study on the tunnel oxide lifetime has shown the importance of relaxation during stress. This dependence has been characterized as a function of duty cycle and the electric field applied. Finally, Flash memory cell endurance has been explored and the relaxation effects during the cycling has been analyzed

APA, Harvard, Vancouver, ISO, and other styles

5

Rebuffat, Benjamin. "Etude de la fiabilité des mémoires non-volatiles à grille flottante." Electronic Thesis or Diss., Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4383.

Full text

Abstract:

De nombreuses applications industrielles spécifiques dans les secteurs tels que l’automobile, le médical et le spatial, requièrent un très haut niveau de fiabilité. Dans ce contexte, cette thèse traite de l’étude de la fiabilité des mémoires non-volatiles à grille flottante de type NOR Flash. Après une introduction mêlant l’état de l’art des mémoires non volatiles et la caractérisation électrique des mémoires Flash, une étude sur l’effet des signaux de polarisation a été menée. Un modèle a été développé afin de modéliser la cinétique de la tension de seuil durant un effacement. L’effet de la rampe d’effacement a été montré sur les cinétiques mais aussi sur l’endurance. Une étude sur la durée de vie de l’oxyde tunnel a ensuite montré l’importance de l’utilisation d’un stress dynamique. Nous avons caractérisé cette dépendance en fonction du rapport cyclique et du champ électrique appliqué. Enfin l’endurance de la cellule mémoire Flash a été étudiée et les effets de la relaxation durant le cyclage ont été analysés
Many specific applications used in automotive, medical and spatial activity domains, require a high reliability level. In this context, this thesis focuses on the study of floating gate non-volatiles memories reliability more precisely in NOR Flash architecture. After an introduction mixing the state of art of non-volatiles memories and the electrical characterization of Flash memories, a study on the polarization signals effect has been led. A model has been developed in order to model the threshold voltage kinetic during an erase operation. The erasing ramp effect has been shown on kinetics and also on cycling. Then, a study on the tunnel oxide lifetime has shown the importance of relaxation during stress. This dependence has been characterized as a function of duty cycle and the electric field applied. Finally, Flash memory cell endurance has been explored and the relaxation effects during the cycling has been analyzed

APA, Harvard, Vancouver, ISO, and other styles

6

Arfaoui, Wafa. "Fiabilité Porteurs Chauds (HCI) des transistors FDSOI 28nm High-K grille métal." Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4335.

Full text

Abstract:

Au sein de la course industrielle à la miniaturisation et avec l’augmentation des exigences technologiques visant à obtenir plus de performances sur moins de surface, la fiabilité des transistors MOSFET est devenue un sujet d’étude de plus en plus complexe. Afin de maintenir un rythme de miniaturisation continu, des nouvelles architectures de transistors MOS en été introduite, les technologies conventionnelles sont remplacées par des technologies innovantes qui permettent d'améliorer l'intégrité électrostatique telle que la technologie FDSOI avec des diélectriques à haute constante et grille métal. Malgré toutes les innovations apportées sur l’architecture du MOS, les mécanismes de dégradations demeurent de plus en plus prononcés. L’un des mécanismes le plus critique des technologies avancées est le mécanisme de dégradation par porteurs chauds (HCI). Pour garantir les performances requises tout en préservant la fiabilité des dispositifs, il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor élémentaire. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradations HCI des transistors 28nm FDSOI. Basé sur l’énergie des porteurs, le modèle en tension proposé dans ce manuscrit permet de prédire la dégradation HC en tenant compte de la dépendance en polarisation de substrat incluant les effets de longueur, d’épaisseur de l’oxyde de grille ainsi que l’épaisseur du BOX et du film de silicium. Ce travail ouvre le champ à des perspectives d’implémentation du model HCI pour les simulateurs de circuits, ce qui représente une étape importante pour anticiper la fiabilité des futurs nœuds technologiques
As the race towards miniaturization drives the industrial requirements to more performances on less area, MOSFETs reliability has become an increasingly complex topic. To maintain a continuous miniaturization pace, conventional transistors on bulk technologies were replaced by new MOS architectures allowing a better electrostatic integrity such as the FDSOI technology with high-K dielectrics and metal gate. Despite all the architecture innovations, degradation mechanisms remains increasingly pronounced with technological developments. One of the most critical issues of advanced technologies is the hot carrier degradation mechanism (HCI) and Bias Temperature Instability (BTI) effects. To ensure a good performance reliability trade off, it is necessary to characterize and model the different failure mechanisms at device level and the interaction with Bias Temperature Instability (BTI) that represents a strong limitation of scaled CMOS nodes. This work concern hot carrier degradation mechanisms on 28nm transistors of the FDSOI technology. Based on carrier’s energy, the energy driven model proposed in this manuscript can predict HC degradation taking account of substrate bias dependence (VB) including the channel length effects (L), gate oxide thickness (TOX) , back oxide BOX (TBox) and silicon film thickness (TSI ). This thesis opens up new perspectives of the model Integration into a circuit simulator, to anticipate the reliability of future technology nodes and check out circuit before moving on to feature design steps

APA, Harvard, Vancouver, ISO, and other styles

7

Boujamaa, Rachid. "Caractérisations physico-chimiques et électriques d’empilements de couches d’oxyde à forte permittivité (high-k) / grille métallique pour l’ajustement du travail effectif de la grille : application aux nouvelles générations de transistors." Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENT100.

Full text

Abstract:

Cette thèse s'inscrit dans le cadre du développement des technologies CMOS 32/28nm chez STMicroelectronics. Elle porte sur l'étude d'empilements de grille métal/diélectrique high-k élaborés selon une stratégie d'intégration Gate First, où le couple TiN/HfSiON est introduit avec une couche interfaciale SiON et une encapsulation de la grille TiN par du polysilicium. Cette étude s'est principalement focalisée sur l'analyse des interactions entre les différentes couches constituant les empilements, en particulier des additifs lanthane et aluminium, employés pour moduler la tension de seuil Vth des transistors NMOS et PMOS respectivement. Les analyses physico-chimiques réalisées au cours de ces travaux ont permis de mettre en évidence la diffusion en profondeur des éléments La et Al à travers le diélectrique de grille HfSiON sous l'effet du recuit d'activation des dopants à 1065°C. Les résultats obtenus ont montré que ce processus de diffusion entraine une réaction du lanthane et de l'aluminium avec la couche interfaciale de SiON pour former un silicate stable La(ou Al)SiO au profit de la couche de SiON. L'analyse des propriétés électrique des structures MOS a permis de révéler que la présence d'atomes La ou Al proximité de l'interface HfSiON/SiON conduit à la présence d'un dipôle généré à cette interface, qui a pour effet de décaler le travail de sortie effectif de la grille métallique
This thesis is part of the development of CMOS technologies 32/28nm STMicroelectronics. It focuses on the study of stacks of metal / high-k dielectric prepared by an integration strategy Gate First , where the couple TiN / HfSiON gate is introduced with an interfacial layer SiON and encapsulation of TiN gate polysilicon by . The study was mainly focused on the analysis of interactions between the various layers forming the stacks , in particular lanthanum and aluminum additives , used for modulating the threshold voltage Vth of the PMOS and NMOS transistors respectively . The physico-chemical analyzes in this work helped to highlight the depth distribution of the elements La and Al through the HfSiON gate dielectric under the influence of dopant activation annealing at 1065 ° C. The results obtained showed that this diffusion process causes a reaction of lanthanum and aluminum with the interfacial layer of SiON to form a stable silicate La ( or Al ) SiO benefit of the SiON layer . The analysis of electrical properties of MOS structures revealed that the presence of the atoms near the Al or HfSiON / SiON interface leads to the presence of a dipole generated at this interface , which has the effect of shifting actual output work of the metal gate

APA, Harvard, Vancouver, ISO, and other styles

8

Carmona, Marion. "Fiabilité des transistors MOS des technologies à mémoires non volatiles embarquées." Thesis, Aix-Marseille, 2015. http://www.theses.fr/2015AIXM4709/document.

Full text

Abstract:

Ce travail de thèse traite des différents phénomènes de dégradation que peuvent subir les transistors MOS suivant leurs applications sur les technologies CMOS avec mémoires non-volatiles embarquées. Les transistors MOS pour application aux mémoires non volatiles à stockage de charge qui sont enclins à des mécanismes de dégradation spécifiques liés à l’utilisation de la haute tension, ont été étudiés. De plus, des variations de procédés de fabrication ou d’architectures, peuvent avoir un impact sur les mécanismes de dégradation des transistors MOS. En effet, plusieurs modifications des étapes de fabrication peuvent être apportées dans le but d’améliorer les performances des MOSFETs. Le cas des transistors digitaux pour application faible consommation a été considéré ici avec comme objectif principal d’augmenter la mobilité des porteurs dans le canal des transistors MOS. Aussi, suite à certaines limites de l’architecture conventionnelle des transistors MOS, des études ont été menées sur les transistors analogiques et digitaux présentant de nouvelles architectures ayant pour but la suppression de l’effet « hump » ou la réduction de l’aire totale du transistor en déplaçant le contact de grille au-dessus de la zone active
This thesis focuses on various degradation phenomena that can impact MOS transistors according to their applications on CMOS technologies with embedded non-volatile memories. The transistors used in order to apply potentials greater than 10V in programming and erasing steps of charge storage non-volatile memories have been studied. These transistors are impacted by specific degradation mechanisms due to the use of high voltage. Moreover, manufacturing processes can be modified in order to improve MOSFETs performances, and thus, these variations may have an impact on the degradation mechanisms of MOS transistors. Therefore, several process steps of digital transistor for low power application were changed in order to increase carrier mobility. Furthermore, due to limitations of MOS transistors conventional architecture, new architectures have been proposed for analog and digital transistors in order to remove the "hump" effect or reduce the total area of transistor by moving the gate contact over active area

APA, Harvard, Vancouver, ISO, and other styles

9

Ille, Adrien. "Fiabilité des oxydes de grille ultra-minces sous décharges électrostatiques dans les technologies CMOS fortement sub-microniques." Phd thesis, Université de Provence - Aix-Marseille I, 2008. http://tel.archives-ouvertes.fr/tel-00407545.

Full text

Abstract:

Les décharges électrostatiques (ESD) constituent un problème majeur de fiabilité pour les entreprises de semi-conducteurs. Pour enrayer les défauts générés par les ESD sur les circuits intégrés (ICs), des éléments de protection sont implantés directement dans les puces. La constante poussée de l'intégration des circuits a pour conséquence la réduction des dimensions des cellules technologiques élémentaires ainsi que l'accroissement du nombre d'applications supportées par les ICs. Les conditions restrictives imposées par les procédés technologiques et par la complexité croissante des systèmes entraînent un défi considérablement accru pour le développement de produits robustes aux ESD. Dans ce travail de recherche, le problème émergeant des défaillances des couches d'oxydes minces d'épaisseur Tox = 8 à 1.1nm sous contraintes ESD est adressé dans les technologies CMOS les plus avancées, par une contribution à la compréhension des mécanismes de dégradation de la fiabilité du diélectrique et des dispositifs sous contraintes ESD. Une nouvelle approche de caractérisation des oxydes minces sous des stress à pulses ultra-courts (20 ns) est décrite jusqu'à la modélisation complète de la dépendance temporelle du claquage du diélectrique. Basé sur un ensemble cohérent de modélisations, une nouvelle méthodologie est proposée pour ajuster la détermination de la fenêtre ESD de façon mieux adaptée aux intervalles de tension et d'épaisseur d'oxyde de grille pour l'ingénierie des concepts de protection. Ceci a permis d'améliorer la prise en compte des problèmes ESD pour une meilleure fiabilité et robustesse des produits conçus en technologies CMOS fortement sub-microniques vis-à-vis des décharges électrostatiques.

APA, Harvard, Vancouver, ISO, and other styles

10

Nguyen, Théodore. "Caractérisation, modélisation et fiabilité des diélectriques de grille à base de HfO2 pour les futures technologies CMOS." Lyon, INSA, 2009. http://theses.insa-lyon.fr/publication/2009ISAL0067/these.pdf.

Full text

Abstract:

La miniaturisation des transistors CMOS permet d’améliorer les performances, la densité d’intégration et les coûts des composants électroniques. Cependant, cette course à la miniaturisation a atteint ses limites, et l’intégration d’un oxyde de grille à haute permittivité pour remplacer l’oxyde thermique classique est devenue incontournable. L’oxyde d’hafnium a été choisi pour successeur à l’oxyde SiO2. Son introduction vise à limiter les courants de fuite, mais une incertitude demeure du point de vue de la fiabilité car elle est directement liée à la qualité de l’interface oxyde/canal et à la charge injectée et piégée dans l’oxyde de grille. Ce travail de thèse s’inscrit dans ce contexte. Afin de garantir la fiabilité de ces nouveaux dispositifs, la caractérisation et la modélisation des défauts préexistant dans l’empilement de grille et les mécanismes de conduction à travers l’isolant de grille ont été étudiés. Les mécanismes de génération de défauts sous contrainte PBTI ont également été étudiés et discutés. La compréhension des phénomènes physiques pouvant influencer la fiabilité est primordiale pour l’intégration des oxydes high-k
The downscaling of CMOS transistors has yielded better device performances, improved integration densities and driven down the average price of electronic devices. As of today, however, the enduring push toward miniaturization has hit a performance wall, where it becomes necessary to replace the traditional thermal gate oxide with a high-permittivity one. The semiconductor industry has chosen hafnium oxide as the best candidate to replace SiO2. Although hafnium oxide is effective at reducing gate leakage currents, its integration poses new challenges concerning device reliability, which is related to the oxide/channel interface and to the charge injected and trapped in the gate oxide. This work aims to investigate these points. In order to ensure that hafnium oxide-based devices are reliable, this work studies ways to characterize and modeling of defects within the gate stack, as well as the conduction mechanisms through the gate oxide. It also discusses the mechanisms of defects generation by PBTI. The understanding of the physical phenomena that affect device reliability is fundamental for high-k oxide integration

APA, Harvard, Vancouver, ISO, and other styles

11

Ille, Adrien Benoît. "Fiabilité des oxydes de grille ultra-minces sous décharges électrostatiques dans les technologies CMOS fortement sub-microniques." Aix-Marseille 1, 2008. http://www.theses.fr/2008AIX11040.

Full text

Abstract:

Les décharges électrostatiques (ESD) constituent un problème majeur de fiabilité pour les entreprises de semi-conducteurs. Pour enrayer les défauts générés par les ESD sur les circuits intégrés (ICs), des éléments de protection sont implantés directement dans les puces. La constante poussée de l'intégration des circuits a pour conséquence la réduction des dimensions des cellules technologiques élémentaires ainsi que l'accroissement du nombre d'applications supportées par les ICs. Les conditions restrictives imposées par les procédés technologiques et par la complexité croissante des systèmes entraînent un défi considérablement accru pour le développement de produits robustes aux ESD. Dans ce travail de recherche, le problème émergeant des défaillances des couches d'oxydes minces d’épaisseur Tox = 8 à 1. 1nm sous contraintes ESD est adressé dans les technologies CMOS les plus avancées, par une contribution à la compréhension des mécanismes de dégradation de la fiabilité du diélectrique et des dispositifs sous contraintes ESD. Une nouvelle approche de caractérisation des oxydes minces sous des stress à pulses ultra-courts (20 ns) est décrite jusqu'à la modélisation complète de la dépendance temporelle du claquage du diélectrique. Basé sur un ensemble cohérent de modélisations, une nouvelle méthodologie est proposée pour ajuster la détermination de la fenêtre ESD de façon mieux adaptée aux intervalles de tension et d’épaisseur d’oxyde de grille pour l'ingénierie des concepts de protection. Ceci a permis d'améliorer la prise en compte des problèmes ESD pour une meilleure fiabilité et robustesse des produits conçus en technologies CMOS fortement sub-microniques vis-à-vis des décharges électrostatiques
Electrostatic Discharges (ESD) is a major reliability concern for semiconductor companies. To prevent the ICs from failures caused by ESD events, on-chip ESD protections concepts are implemented. With the down-scaling of the CMOS technologies, the boundary conditions defined by application and process is getting extremely challenging for the conception of robust protection elements. In this work the emerging issues of the thin oxide failures due to ESD is addressed. The work contributes also to the understanding of thin oxide dielectrics and device reliability degradation mechanisms under ESD events. A new characterization approach for thin gate oxides under short pulse stresses (down to 20 ns) is introduced; it allows complete modeling of the time-to-breakdown. An universal time-to-fail voltage power law acceleration is reported. This is an extremely important result for the ESD designs with regard to all kinds of ESD stress events. From the modeling package established in this work, a novel ESD development kit is described, aiming to improve the ESD robustness and reliability of products based on advanced sub-micron CMOS technologies

APA, Harvard, Vancouver, ISO, and other styles

12

De, Salvo Barbara. "Étude du transport électrique et de la fiabilité dans les isolants des mémoires non volatiles a grille flottante." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0008.

Full text

Abstract:

Les memoires non volatiles a semi-conducteurs sont de plus en plus confrontees a des problemes de fiabilite dus essentiellement a la reduction des dimensions internes de la cellule imposee par la miniaturisation. Dans ce contexte, le bon fonctionnement du dispositif est strictement lie a une meilleure comprehension physique des mecanismes de defaillance. Dans ce memoire, une etude approfondie des phenomenes de transport dans les principaux dielectriques de la cellule memoire (oxyde de grille, dielectriques interpoly ono, et aussi no, on et si 3n 4) est presentee. Des mesures electriques effectuees sur des dispositifs du type capacite, transistor mos et structure a grille flottante, afin de cerner les phenomenes de transport et de piegeage dans ces dielectriques, sous contraintes electriques et pour des temperatures allant jusqu'a 400\c, sont analysees. Une modelisation physique expliquant les resultats obtenus est proposee. Nous avons ensuite montre comment les proprietes intrinseques de ces dielectriques sont etroitement liees aux problemes de fiabilite de la cellule memoire. En particulier, dans l'etude de la retention des charges, nous avons developpe une nouvelle loi pour l'extrapolation de la duree de vie de la memoire.

APA, Harvard, Vancouver, ISO, and other styles

13

Marinoni, Mathias. "Étude des modifications morphologiques induites par un ion lourd unique sur des structures SiO2-Si : fiabilité des dispositifs MIS." Nice, 2008. http://www.theses.fr/2008NICE4104.

Full text

Abstract:

Les travaux présentés dans ce manuscrit se placent du point de vue de la fiabilité des dispositifs MOS embarqués dans les applications spatiales, face à la contrainte radiative exercée par les ions lourds. L’approche novatrice de cette étude est symbolisée par la prise en compte de la réponse du matériau à l’irradiation, afin d’apporter des éléments de réponse utiles à la compréhension des phénomènes physiques qui conduisent à l’apparition d’effets qui peuvent altérer le fonctionnement des dispositifs, avec en particulier la diminution de la durée de vie des composants. Les travaux entrepris ont permis de proposer une origine physique à la formation de défauts latents, induits par les ions lourds. En effet, au travers d’expériences en recuit thermique et en stress électrique, nous avons montré que les modifications structurelles observées dans du dioxyde de silicium après une irradiation par des ions lourds pourraient agir comme une contribution supplémentaire qui conduit au déclenchement prématuré du claquage de l’oxyde de grille dans les dispositifs MOS irradiés par des ions lourds. Les résultats obtenus dans le cadre de cette étude peuvent avoir des répercussions sur les transistors MOS de puissance, en termes d’assurance radiation et de procédures de qualification
Heavy ion effects on the reliability of on-board satellite MOS devices have been investigated in this PhD dissertation. In order to give some elements to understand better the physical mechanisms leading to electrical effects, such as the reduction of the device lifetime, this new approach is based on the material response to heavy ion irradiation. The obtained results led to find out a physical origin to latent defects formation that is known to result in a device lifetime decrease. Using both thermal annealing experiments and electrical stress procedures, structural modifications induced by heavy ions in silicon dioxide have been shown to possibly act as an extra contribution leading to premature gate oxide breakdown of MOS devices. Those results could have implications on MOSFET devices, in terms of radiation assurance and for tests standards

APA, Harvard, Vancouver, ISO, and other styles

14

Mamy, Randriamihaja Yoann. "Etude de la fiabilité des technologies CMOS avancées, depuis la création des défauts jusqu'à la dégradation des transistors." Thesis, Aix-Marseille, 2012. http://www.theses.fr/2012AIXM4781/document.

Full text

Abstract:

L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits
Reliability study is a milestone of microelectronic industry technology qualification. It is usually studied by following the degradation of transistors parameters with time, used to build physical models explaining transistors aging. We decided in this work to study transistors reliability at a microscopic scale, by focusing on atomic-bond-breaking mechanisms, responsible of defects creation into the gate-oxide. First, we identified defects nature and modeled their charge capture dynamics in order to reproduce their impact on complex electrical measurements degradation. This has allowed us developing a new methodology of defects localization, along the Si/SiO2 interface, and in the volume of the gate-oxide. Defects creation dynamics measurement, for Hot Carrier stress and stress conditions leading to the gate-oxide breakdown, has allowed us developing gate-oxide degradation models, predicting generated defect profiles at the interface and into the volume of the gate-oxide. Finally, we established an accurate link between a transistor degradation impact on circuit functionality loss.Reliability study and modeling at a microscopic scale allows having more physical models, granting a better confidence in transistors and products lifetime extrapolation

APA, Harvard, Vancouver, ISO, and other styles

15

Marchand, Bertrand. "Génération des porteurs chauds et fiabilité des transistors mos sub-0,1 µm : influence de l'architecture des composants." Grenoble INPG, 1999. http://www.theses.fr/1999INPG0081.

Full text

Abstract:

L'etude des effets de porteurs chauds pouvant induire une degradation electrique des circuits integres est d'une grande importance pour les composants avances. Dans les transistors fortement submicroniques, la caracterisation et la modelisation a temperature ambiante et a basses temperatures de l'ionisation secondaire par impact et du courant de grille qui en resulte, completee par l'etude de l'emission lumineuse liee a ce mecanisme, ont ete menees a bien, apportant une meilleure comprehension de la generation de porteurs chauds dont l'energie est responsable de la creation d'etats d'interface et de la degradation des performances des composants. Tirant profit de l'acceleration du vieillissement electrique par l'intensification de l'ionisation secondaire, une nouvelle methode de prediction de la duree de vie des transistors dans leurs conditions nominales de polarisation est proposee. Enfin, l'impact du type de contrainte electrique et de l'architecture technologique sur la fiabilite des composants sont etudies.

APA, Harvard, Vancouver, ISO, and other styles

16

Jalabert, Laurent. "Ingénierie de grille pour application à la micro-électronique MOS sub-micronique." Phd thesis, Université Paul Sabatier - Toulouse III, 2001. http://tel.archives-ouvertes.fr/tel-00142309.

Full text

Abstract:

Depuis plus de trente ans, la micro-électronique subit une évolution continue permettant de répondre à une demande croissante en terme de rapidité et de complexité des circuits intégrés. Cette évolution a été rendue possible grâce à la miniaturisation des composants, qui atteint aujourd'hui les limites physiques des matériaux utilisés en technologie CMOS. Parmi les nombreux problèmes et limitations liés à la réduction de la longueur de canal et de l'épaisseur de l'oxyde (effets de canal court, effets quantiques, déplétion de grille, claquage, quasi-claquage, SILC ¿), nous nous sommes centrés sur la structure PMOS (grille dopée bore), et en particulier sur la réduction de la pénétration du bore depuis la grille vers le substrat, responsable des instabilités de la tension de seuil, et sur l'amélioration de la fiabilité de l'isolant de grille ultra-mince, qui définit sa durée de vie. Un premier chapitre est consacré à une étude bibliographique portant sur les solutions technologiques actuelles répondant à ce problème, et il apparaît intéressant d'utiliser d'une part une grille déposée amorphe, et d'autre part d'introduire de l'azote à l'interface grille/oxyde. A partir de là, nous proposons une alternative technologique qui consiste à développer une grille de 200 nm d'épaisseur à base de silicium dopé azote (NIDOS) déposé amorphe à partir de disilane Si2H6 et d'ammoniac NH3. Un second chapitre concerne l'élaboration des films de NIDOS de 200nm, ainsi qu'à leur caractérisation électrique et mécanique. Nous montrons que la grille doit être composée d'une structure bi-couche comprenant 5nm de NIDOS et 195 nm de silicium afin de minimiser la résistivité totale de la grille. Dans un troisième chapitre, nous sommes intéressés au dopage bore par implantation ionique, et nous avons mis en évidence une forte réduction de la diffusion du bore dans les films de NIDOS. A partir de là, le NIDOS se présente comme une s olution intéressante afin de préserver l'intégrité de l'oxyde, et par là même la pénétration du bore dans le substrat. La fiabilité d'une structure capacitive polySi (P+)/NIDOS(5nm)/SiO2(4.5nm)/Si est étudiée dans un quatrième chapitre. Nous montrons électriquement d'une part le rôle de barrière à la diffusion du bore joué par le NIDOS et des résultats prometteurs en terme de tenue au claquage (Qbd=60C/cm_ à 0.1 A/cm_), et d'autre part des effets de déplétion de grille importants (>20%). Ce dernier point pourrait être amélioré en envisageant un recuit supplémentaire par RTP, ou bien en développant une grille dopée bore in-situ.

APA, Harvard, Vancouver, ISO, and other styles

17

Monsieur, Frédéric. "Etude des mécanismes de dégradation lors du claquage des oxydes de grille ultra minces : application à la fiabilité des technologies CMOS SUB - 0.12 [mu]m." Grenoble INPG, 2002. http://www.theses.fr/2002INPG0120.

Full text

APA, Harvard, Vancouver, ISO, and other styles

18

Boyer, Ludovic. "Analyse des propriétés de l'oxyde de grille des composants semi-conducteurs de puissance soumis à des contraintes électro-thermiques cycliques : vers la définition de marqueurs de vieillissement." Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20028/document.

Full text

Abstract:

Les composants semi-conducteurs de puissance sont aujourd'hui au c?ur des systèmes de conversion d'énergie et sont de plus en plus employés dans le domaine des transports, notamment dans des applications critiques induites par l'émergence des véhicules hybrides et d'avions plus électriques. Durant l'exploitation des systèmes de conversion d'énergie, des contraintes significatives sont imposées aux composants semi-conducteurs de puissance, dégradant ainsi leur fonctionnement. Dans une application critique, ces dégradations peuvent activer la défaillance d'un système électrique et ainsi avoir des conséquences graves d'un point de vue économique et de sécurité. Il existe alors une forte demande concernant une compréhension des modes de défaillances et des mécanismes de vieillissement des composants semi-conducteurs de puissance. Il en est de même pour le développement de nouvelles techniques de caractérisations pour le suivi de leur vieillissement. Le suivi de l'évolution de paramètres de l'oxyde de grille de véhicules tests par le biais de la méthode Capacité-Tension ou C(V) - couramment employée en micro-électronique - et de la méthode de l'onde thermique ou MOT - développée au sein du Groupe Énergie et Matériaux de l'IES -, ainsi que leur adaptation à des composants semi-conducteurs de puissance, constituent l'essentiel du travail de cette thèse. Le couplage de la MOT à la C(V) a permis de localiser sommairement les charges injectées dans l'oxyde de grille des véhicules tests lorsqu'ils ont été soumis à des contraintes électriques similaires à celles subies dans les systèmes de conversion d'énergie
Power semi-conductor devices are increasingly used as key parts of embedded power conversion systems in critical applications such as aerospace industry and ground transport. In such critical applications, these devices are submitted to harsh electrical, thermal and mechanical environments stresses which may significantly alter their reliability. An embedded power conversion system failure due to a power semi-conductor device breakdown may induce catastrophic results in terms of human safety, as well as economical dimensions. There is, indeed, a continuous demand on an increasing knowledge concerning the failure modes and the ageing mechanisms of power semi-conductor devices, as well as for development of new characterization techniques for ageing monitoring. The greatest part of the present work is focused on the monitoring of gate oxide properties evolutions of samples structures using the Capacitance-Voltage method (C-V method) -mainly employed in microelectronics- and the Thermal Step Method (TSM) -developed in Energy and Materials Group of IES-, as well as applying them to power semi-conductor devices. Coupling TSM and C-V method has allowed to approximately locate injected charges in the gate oxide of sample devices when submitted to electrical stresses comparable to the ones submitted to power semi-conductor devices

APA, Harvard, Vancouver, ISO, and other styles

19

Dabla, Essi Ahoefa. "Approche bayesienne multiéchelle pour la modélisation de la fiabilité d'un module de puissance en environnement ferroviaire." Thesis, Toulouse, INPT, 2019. http://www.theses.fr/2019INPT0102.

Full text

Abstract:

Le contrôle de la fiabilité des composants électroniques critiques est un des enjeux des acteurs du secteur ferroviaire. Les modules de puissance à IGBT (Insulated Gate Bipolar Transistors) appartiennent à cette liste de composants. Ils sont soumis à de fortes contraintes correspondant à celles rencontrées dans des environnements ferroviaires sévères. Les conditions environnementales rencontrées dans l’exploitation ferroviaire et les fortes exigences en termes de disponibilité imposent des niveaux de fiabilité élevés aux IGBT. Dans une optique d’amélioration de leur fiabilité, une méthodologie d’évaluation a été développée basée sur une approche probabiliste et supportée par un réseau bayesien. Pour la mise en place du modèle, plusieurs briques de travail ont été assemblées. En premier lieu, une approche originale nommée « Cycle en U» a été proposée mettant en évidence de façon biunivoque un niveau système associé au train et un niveau composant assimilable à l’IGBT considérés simultanément selon des vues fonctionnelles et dysfonctionnelles. Dans ce cadre, le travail a conduit, dans un premier temps, à mettre en évidence les mécanismes caractérisant, dans une logique descendante, l’influence de la sollicitation du train sur la sollicitation du composant puis, selon une logique ascendante, de l’impact dysfonctionnel de la défaillance au niveau composant sur la fiabilité du système. Dans un deuxième temps, les résultats de cette analyse ont débouché sur la mise en place de la structure d’un modèle bayesien dont le caractère générique lui permet d’être déployé pour la modélisation fiabiliste de tout type de système ferroviaire. Le travail de modélisation basé sur les réseaux bayesiens sert de support au rapprochement entre modèles analytiques (physique de défaillance) et données issues de l’utilisation du composant élémentaire dans son environnement de fonctionnement. Le modèle a été utilisé pour la modélisation de la fiabilité d’un IGBT dans un cadre d’application correspondant au métro de la ville de Chennai en Inde. Les données et connaissances expertes recueillies sur le projet ont permis de déterminer les tables de probabilités du réseau bayesien. Les résultats probabilistes du modèle ont été traduites en indicateurs de fiabilité
The reliability control of critical electronic components is one of the challenges to be faced by railway stakeholders. IGBT (Insulated Gate Bipolar Transistors) power modules belong to this list of components. They are subject to high stresses corresponding to those encountered in harsh railway environments. The environmental conditions encountered in rail operations and the demanding availability requirements impose high levels of reliability on IGBT. In order to improve their reliability, an evaluation methodology has been developed based on a probabilistic approach and supported by a Bayesian network. For the implementation of the model, several working elements were assembled. First, an original approach called "U-Cycle" was proposed, highlighting in a one-to-one way a system level associated with the train and a component level similar to the IGBT considered simultaneously according to functional and dysfunctional views. In this context, the work led, first, to highlight the mechanisms characterizing, in a top-down logic, the influence of train loading on component stress and, in a bottom-up logic, the dysfunctional impact of the failure at component level on system reliability. In a second step, the results of this analysis led to the implementation of the structure of a Bayesian model whose generic nature allows it to be deployed for the reliable modelling of any type of rail system. The modelling work based on Bayesian networks is used to support the reconciliation between analytical models (failure physics) and data from the use of the elementary component in its operating environment. The model was used to model the reliability of an IGBT in an application framework corresponding to the metro in the city of Chennai, India. The data and expert knowledge collected on the project made it possible to determine the probability tables of the Bayesian network. The probabilistic results of the model have been translated into reliability indicators

APA, Harvard, Vancouver, ISO, and other styles

20

Burignat, Stéphane. "Mécanismes de transport, courants de fuite ultra-faibles et rétention dans les mémoires non volatiles à grille flottante." Phd thesis, INSA de Lyon, 2004. http://tel.archives-ouvertes.fr/tel-00143276.

Full text

Abstract:

Le marché des mémoires non volatiles à grille flottante connaît actuellement un essor considérable du fait de leur utilisation croissante dans tous les domaines d'applications de l'électronique et par conséquent dans de très nombreux secteurs industriels. Cependant ces dispositifs mémoires se heurtent aujourd'hui à une limite technologique liée à l'impossibilité de réduire l'épaisseur de la couche d'oxyde tunnel SiO$_{2}$ qui isole la grille flottante contenant l'information. En effet, en deçà d'une épaisseur critique de l'ordre de $7\,nm$, l'oxyde tunnel est le siège de courants de fuite induits par les cycles répétés de programmation, qui engendrent des pertes de charge diminuant drastiquement le temps de rétention et la durée de vie des cellules mémoires. Ces courants de fuite sont communément appelés courants SILC (Stress Induced Leakage Current).

Durant cette thèse, dans l'objectif d'obtenir des mesures fiables des courants SILC, nous avons mis en \oe uvre un banc de mesure très bas niveau permettant d'atteindre la résolution ($10^{-15}\,A$) des appareillages de mesures les plus performants du marché. Nous avons ensuite implémenté la technique dite "de la grille flottante" qui permet d'atteindre de façon indirecte des niveaux de courant inférieurs à $10^{-16}\,A$. À partir de nombreuses mesures expérimentales réalisées sur des oxydes tunnel de $7 - 8\,nm$ issus d'une technologie FLOTOX\ EEPROM, un modèle de conduction tunnel assisté par pièges a été développé permettant, à l'aide d'une nouvelle méthodologie, d'extraire les profils de distributions spatiale et énergétique des défauts dans l'oxyde. Le chargement stable de ces défauts permet de rendre compte de la dérive de la loi Fowler-Nordheim responsable de la fermeture de fenêtre de programmation des cellules mémoires. Le modèle développé conduit finalement à une bonne simulation des caractéristiques de conduction de l'oxyde tunnel dans tous les domaines de champ électrique et en fonction du niveau de dégradation.

Finalement, les structures à grille flottante ont été modélisées d'un point de vue dynamique. L'influence des pulses de programmation sur les différentes grandeurs électriques dans les cellules mémoire a été analysée ainsi que les cinétiques de perte de charge en fonction du courant de fuite dans l'oxyde tunnel. A partir des mesures réalisées sur des structures de test grille flottante, les temps de rétention sur cellule élémentaire ont été extrapolés.

APA, Harvard, Vancouver, ISO, and other styles

21

Bezza, Anas. "Caractérisation et modélisation du phénomène de claquage dans les oxydes de grille à forte permittivité, en vue d’améliorer la durée de vie des circuits issus des technologies 28nm et au-delà." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT097.

Full text

Abstract:

.Aujourd’hui, la course à la miniaturisation a engendré de nouveaux défis dans l’industrie microélectronique. En plus de la forte concurrence que subissent les fabricants de composants, de nouvelles contraintes liées à la fiabilité des dispositifs se sont imposées. En effet, le passage d’une technologie « tout silicium » relativement simple à une technologie high-k/grille métal plus complexe, a entrainé une forte réduction des marges de fiabilité des oxydes de grille. A ce titre, Il est devenu nécessaire d’investiguer de nouvelles approches pouvant offrir davantage de gain en durée de vie pour les transistors MOS. C’est dans ce contexte que s’inscrit ce travail de thèse. Dans un premier temps, une présentation des différentes méthodes de caractérisations adaptées à l’étude du vieillissement des dispositifs high-k à grille métallique est faite. Dans ce cadre, des techniques de mesures rapides (type FAST BTI) sont mises en place et adaptée à l’étude du claquage d’oxyde. Ensuite, afin de démontrer que les durées de vie estimées aujourd’hui sont pessimistes, une étude de fiabilité portant sur la compréhension et la modélisation du mécanisme de TDDB (Time Dependent Dielectric Breakdown) sur les technologies avancées à base d’oxyde IL/high-k est présentée. Enfin, le manuscrit se focalise sur un certain nombre d’axes de travail qui pourraient permettre de dégager une marge significative sur la durée de vie TDDB
.Today, in the race for miniaturization, the microelectronics industry faces new challenges. In addition to the strong competition of other component manufacturers, new constraints related to the reliability of devices have emerged. Indeed, the transition from the "all silicon" technology relatively simple to the high-k/metal gate technology has generated a reduction in reliability margins of gate oxides. As such, it becomes necessary to investigate new approaches that can provide more gain in lifetime for the MOS transistors. In this respect, this work gives firstly an overview of different methods of characterization used for the study of aging high-k metal gate devices. In this context, the need to develop and implement new fast techniques essential to the study of the oxide breakdown is exposed. Afterwards, in order to show that the estimated lifetimes today are pessimistic, we presented a reliability study based on understanding and modeling the mechanism of TDDB (Time Dependent Dielectric Breakdown) on advanced high-k/metal gate stacks based technology. Finally, the manuscript focuses on a number of investigation areas that could provide a significant margin for the TDDB lifetime

APA, Harvard, Vancouver, ISO, and other styles

22

Candelier, Philippe. "Contribution à l'amélioration de la fiabilité des mémoires non volatiles de type flash EEPROM." Université Joseph Fourier (Grenoble ; 1971-2015), 1997. http://www.theses.fr/1997GRE10245.

Full text

Abstract:

L'augmentation continue de la densite d'integration des memoires non-volatiles de type flash eeprom passe par la comprehension des mecanismes de degradation intervenant dans le cadre du fonctionnement de ces memoires. Nous avons pu correler les degradations observees sur des dispositifs elementaires (transistors et capacites) aux derives des caracteristiques de la cellule flash. Cette etude demontre que de nouveaux modes de fonctionnement devront etre envisages. Le mode d'effacement par la source, habituellement utilise, pose des problemes d'optimisation technologique pour les cellules de faible longueur de grille (generation de trous chauds difficile a controler). Il devra vraisemblablement etre remplace par l'effacement fn qui est plus fiable pour les criteres d'endurance et de retention apres endurance. Parmi les degradations observees, le probleme principal est l'augmentation de la perte de charge avec l'amincissement des dielectriques et avec la degradation de l'oxyde de grille lors des cycles ecriture/effacement. Face au premier probleme, la mise en place d'une fonction de rafraichissement periodique semble necessaire. Face au second probleme, l'effacement fn a ete optimise en minimisant le champ electrique dans l'oxyde de grille par l'utilisation d'impulsions trapezoidales. Des progres technologiques importants (dielectriques interpolysilicium deposes, isolation laterale de type box) ont ensuite ete introduits dans le procede de fabrication afin permettre une integration plus poussee. La validation de ces evolutions technologiques ouvre les portes de la generation de cellules flash 0. 25 m. Finalement, face au probleme d'augmentation de la densite d'integration, la programmation multi-niveaux est une solution simple dont la fiabilite a ete amelioree grace a la realisation d'un systeme de programmation convergente. La faisabilite d'un doublement de capacite memoire a alors ete demontree.

APA, Harvard, Vancouver, ISO, and other styles

23

Bouguerra, Mohamed slim. "Tolérance aux pannes dans des environnements de calcul parallèle et distribué : optimisation des stratégies de sauvegarde/reprise et ordonnancement." Phd thesis, Université de Grenoble, 2012. http://tel.archives-ouvertes.fr/tel-00910358.

Full text

Abstract:

Le passage de l'échelle des nouvelles plates-formes de calcul parallèle et distribué soulève de nombreux défis scientifiques. À terme, il est envisageable de voir apparaître des applications composées d'un milliard de processus exécutés sur des systèmes à un million de coeurs. Cette augmentation fulgurante du nombre de processeurs pose un défi de résilience incontournable, puisque ces applications devraient faire face à plusieurs pannes par jours. Pour assurer une bonne exécution dans ce contexte hautement perturbé par des interruptions, de nombreuses techniques de tolérance aux pannes telle que l'approche de sauvegarde et reprise (checkpoint) ont été imaginées et étudiées. Cependant, l'intégration de ces approches de tolérance aux pannes dans le couple formé par l'application et la plate-forme d'exécution soulève des problématiques d'optimisation pour déterminer le compromis entre le surcoût induit par le mécanisme de tolérance aux pannes d'un coté et l'impact des pannes sur l'exécution d'un autre coté. Dans la première partie de cette thèse nous concevons deux modèles de performance stochastique (minimisation de l'impact des pannes et du surcoût des points de sauvegarde sur l'espérance du temps de complétion de l'exécution en fonction de la distribution d'inter-arrivées des pannes). Dans la première variante l'objectif est la minimisation de l'espérance du temps de complétion en considérant que l'application est de nature préemptive. Nous exhibons dans ce cas de figure tout d'abord une expression analytique de la période de sauvegarde optimale quand le taux de panne et le surcoût des points de sauvegarde sont constants. Par contre dans le cas où le taux de panne ou les surcoûts des points de sauvegarde sont arbitraires nous présentons une approche numérique pour calculer l'ordonnancement optimal des points de sauvegarde. Dans la deuxième variante, l'objectif est la minimisation de l'espérance de la quantité totale de temps perdu avant la première panne en considérant les applications de nature non-préemptive. Dans ce cas de figure, nous démontrons tout d'abord que si les surcoûts des points sauvegarde sont arbitraires alors le problème du meilleur ordonnancement des points de sauvegarde est NP-complet. Ensuite, nous exhibons un schéma de programmation dynamique pour calculer un ordonnancement optimal. Dans la deuxième partie de cette thèse nous nous focalisons sur la conception des stratégies d'ordonnancement tolérant aux pannes qui optimisent à la fois le temps de complétion de la dernière tâche et la probabilité de succès de l'application. Nous mettons en évidence dans ce cas de figure qu'en fonction de la nature de la distribution de pannes, les deux objectifs à optimiser sont tantôt antagonistes, tantôt congruents. Ensuite en fonction de la nature de distribution de pannes nous donnons des approches d'ordonnancement avec des ratios de performance garantis par rapport aux deux objectifs.

APA, Harvard, Vancouver, ISO, and other styles

24

Zéanh, Adrien. "Contribution à l'amélioration de la fiabilité des modules IGBT utilisés en environnement aéronautique." Phd thesis, Toulouse, INPT, 2009. http://oatao.univ-toulouse.fr/11959/1/zeanh.pdf.

Full text

Abstract:

L’augmentation de la puissance électrique consommée à bord des avions a récemment conduit à introduire des convertisseurs électroniques de puissance à base d'interrupteurs à IGBT dans de nombreuses applications aéronautiques. L'utilisation de ces interrupteurs diffère de leurs emplois traditionnels dans les domaines du ferroviaire ou de l'automobile. En effet, les sollicitations environnementales ainsi que les cycles de commandes électriques sont différents de ceux rencontrés jusqu’alors, ce qui amène à remettre en cause les résultats actuels au sujet de la durée de vie et de la fiabilité de ces interrupteurs. Face à ces interrogations, les sociétés THALES et Hispano-Suiza se sont associées au sein du programme de l’avion plus électrique MODERNE (MODular ElectRical NEtwork) initié par Airbus, en vue de développer des solutions à haut niveau de fiabilité pour des applications aéronautiques sévères. C’est dans ce contexte que prennent place les présents travaux, dont les objectifs sont dans un premier temps de proposer de nouvelles architectures de modules susceptibles de présenter de meilleures performances d’intégration, et dans un second temps d’en étudier la fiabilité. Pour répondre à ces questions, un état de l'art des technologies utilisables a été mené. La confrontation de ses technologies aux contraintes et recommandations aéronautiques a conduit au choix de deux approches d'assemblage, proposées avec un jeu de matériaux sélectionnés pour leurs propriétés physiques et en conformité avec les réglementations sur l’utilisation de matériaux polluants. À l'issue d'une analyse de défaillances, différents développements ont été conduits afin de modéliser et caractériser le comportement thermique, mécanique puis à défaillance des modules. Des modèles Éléments Finis de structures représentatives des solutions proposées ont alors été mis au point et exploités pour l'élaboration de règles de conception, sur la base de plans d'expériences couplés à de la simulation numériques. Les informations générées ont servi à la conception de trois prototypes destinés à des applications différentes. Les performances de ces prototypes ont été évaluées, notamment leurs fiabilités obtenues par des calculs mécano-fiabilistes ayant permis l'optimisation de la conception des différents modules.

APA, Harvard, Vancouver, ISO, and other styles

25

Bouguerra, Mohamed Slim. "Tolérance aux pannes dans des environnements de calcul parallèle et distribué : optimisation des stratégies de sauvegarde/reprise et ordonnancement." Thesis, Grenoble, 2012. http://www.theses.fr/2012GRENM023/document.

Full text

Abstract:

Le passage de l'échelle des nouvelles plates-formes de calcul parallèle et distribué soulève de nombreux défis scientifiques. À terme, il est envisageable de voir apparaître des applications composées d'un milliard de processus exécutés sur des systèmes à un million de coeurs. Cette augmentation fulgurante du nombre de processeurs pose un défi de résilience incontournable, puisque ces applications devraient faire face à plusieurs pannes par jours. Pour assurer une bonne exécution dans ce contexte hautement perturbé par des interruptions, de nombreuses techniques de tolérance aux pannes telle que l'approche de sauvegarde et reprise (checkpoint) ont été imaginées et étudiées. Cependant, l'intégration de ces approches de tolérance aux pannes dans le couple formé par l'application et la plate-forme d'exécution soulève des problématiques d'optimisation pour déterminer le compromis entre le surcoût induit par le mécanisme de tolérance aux pannes d'un coté et l'impact des pannes sur l'exécution d'un autre coté. Dans la première partie de cette thèse nous concevons deux modèles de performance stochastique (minimisation de l'impact des pannes et du surcoût des points de sauvegarde sur l'espérance du temps de complétion de l'exécution en fonction de la distribution d'inter-arrivées des pannes). Dans la première variante l'objectif est la minimisation de l'espérance du temps de complétion en considérant que l'application est de nature préemptive. Nous exhibons dans ce cas de figure tout d'abord une expression analytique de la période de sauvegarde optimale quand le taux de panne et le surcoût des points de sauvegarde sont constants. Par contre dans le cas où le taux de panne ou les surcoûts des points de sauvegarde sont arbitraires nous présentons une approche numérique pour calculer l'ordonnancement optimal des points de sauvegarde. Dans la deuxième variante, l'objectif est la minimisation de l'espérance de la quantité totale de temps perdu avant la première panne en considérant les applications de nature non-préemptive. Dans ce cas de figure, nous démontrons tout d'abord que si les surcoûts des points sauvegarde sont arbitraires alors le problème du meilleur ordonnancement des points de sauvegarde est NP-complet. Ensuite, nous exhibons un schéma de programmation dynamique pour calculer un ordonnancement optimal. Dans la deuxième partie de cette thèse nous nous focalisons sur la conception des stratégies d'ordonnancement tolérant aux pannes qui optimisent à la fois le temps de complétion de la dernière tâche et la probabilité de succès de l'application. Nous mettons en évidence dans ce cas de figure qu'en fonction de la nature de la distribution de pannes, les deux objectifs à optimiser sont tantôt antagonistes, tantôt congruents. Ensuite en fonction de la nature de distribution de pannes nous donnons des approches d'ordonnancement avec des ratios de performance garantis par rapport aux deux objectifs
The parallel computing platforms available today are increasingly larger. Typically the emerging parallel platforms will be composed of several millions of CPU cores running up to a billion of threads. This intensive growth of the number of parallel threads will make the application subject to more and more failures. Consequently it is necessary to develop efficient strategies providing safe and reliable completion for HPC parallel applications. Checkpointing is one of the most popular and efficient technique for developing fault-tolerant applications on such a context. However, checkpoint operations are costly in terms of time, computation and network communications. This will certainly affect the global performance of the application. In the first part of this thesis, we propose a performance model that expresses formally the checkpoint scheduling problem. Two variants of the problem have been considered. In the first variant, the objective is the minimization of the expected completion time. Under this model we prove that when the failure rate and the checkpoint cost are constant the optimal checkpoint strategy is necessarily periodic. For the general problem when the failure rate and the checkpoint cost are arbitrary we provide a numerical solution for the problem. In the second variant if the problem, we exhibit the tradeoff between the impact of the checkpoints operations and the lost computation due to failures. In particular, we prove that the checkpoint scheduling problem is NP-hard even in the simple case of uniform failure distribution. We also present a dynamic programming scheme for determining the optimal checkpointing times in all the variants of the problem. In the second part of this thesis, we design several fault tolerant scheduling algorithms that minimize the application makespan and in the same time maximize the application reliability. Mainly, in this part we point out that the growth rate of the failure distribution determines the relationship between both objectives. More precisely we show that when the failure rate is decreasing the two objectives are antagonist. In the second hand when the failure rate is increasing both objective are congruent. Finally, we provide approximation algorithms for both failure rate cases

APA, Harvard, Vancouver, ISO, and other styles

26

Sow, Amadou Tidiane. "Evaluation de la fiabilité d'un générateur à rayons X pour application médicale." Thesis, Bordeaux, 2014. http://www.theses.fr/2014BORD0120/document.

Full text

Abstract:

Les systèmes d’imagerie médicale, principalement les systèmes à rayons X, sont devenus incontournables dans le diagnostic et le traitement des maladies complexes. Le générateur à rayons X fait partie des sous-systèmes critiques d’un système à rayons X. La technologie des générateurs à rayons X se complexifie et les contraintes vues par les composants augmentent. L’évaluation de la fiabilité du générateur à rayons X est par conséquent nécessaire afin d’optimiser la durée de vie de ce dernier. Dans ces travaux de thèse, une méthodologie d’évaluation de la fiabilité d’un générateur à rayons X est proposée. La méthodologie repose sur l’évaluation de la fiabilité allant du composant au système. Des essais de vieillissement sont d’abord réalisés au niveau des composants critiques du générateur afin d’identifier les mécanismes de défaillance et de construire les courbes de durée de vie permettant d’effectuer une prévision de fiabilité. Les paramètres du recueil de fiabilité FIDES ont aussi été utilisés pour construire les courbes de durée de vie des composants critiques. Une méthode de prévision de la fiabilité basée sur l’hypothèse du dommage cumulé avec la règle de Miner est proposée pour évaluer la durée de vie des composants critiques sous contraintes thermomécaniques. Cette méthode utilise les règles de comptage rainflow pour obtenir une distribution des différences de température vues par les composants critiques. Une association de fiabilité permet enfin d’estimer la durée de vie de chaque sous système du générateur à rayons X à travers ses composants critiques
Medical imaging systems, mainly X-rays imaging systems, have become essential in the diagnosis and treatment of complex diseases. X-rays generator is one of the critical subsystems of a medical system. Its technology became more complex and constraints seen by the components increase. An assessment of X-rays generator reliability is therefore necessary to optimize its lifetime. In this thesis, a reliability assessment method of an X-rays generator is proposed. The methodology is based on the assessment of the reliability from component to system. Aging tests are first performed for X-rays generator critical components in order to identify failure mechanisms and build lifetime curves for performing reliability prediction. FIDES guide parameters were also used to construct critical components lifetime curves. A reliability prediction method based on the assumption of cumulative damage with Miner's rule is proposed to evaluate critical components lifetime under thermomechanical stresses. This method uses rainflow counting rules for the temperature cycles distribution of critical components. A reliability block diagram is finally used to estimate the lifetime of each X-ray generator subsystem through its critical components

APA, Harvard, Vancouver, ISO, and other styles

27

Pomès, Emilie. "Amélioration et suivi de la robustesse et de la qualité de MOSFETs de puissance dédiés à des applications automobiles micro-hybrides." Thesis, Toulouse, INSA, 2012. http://www.theses.fr/2012ISAT0039/document.

Full text

Abstract:

Dans le contexte écologique actuel, les équipementiers automobiles européens sont dans l’obligation de développer des systèmes innovants afin de réduire les rejets de gaz à effet de serre des véhicules. Les nouvelles applications électroniques micro-hybrides exigent le développement de stratégies quant à l’intégration des systèmes et la réduction des pertes. Ainsi, une proposition a consisté à réaliser des modules de puissance constitués de transistors MOSFETs basse tension fort courant. L’application de type alterno-démarreur plus communément nommée « Stop & Start »exige des composants toujours plus robustes et fiables du fait de la sollicitation en mode d’avalanche sous des températures pouvant atteindre 175°C.Les travaux de recherche présentés dans cette thèse portent donc sur l’aspect d’optimisation de la robustesse et de la fiabilité des composants. Tout d’abord, il était essentiel de comprendre l’avalanche et ses enjeux pour la technologie. Ensuite dans ce contexte, le procédé notamment autour de l’oxyde de grille a été amélioré afin de garantir la tenue en mode de sollicitation grille-source et grille-drain pour satisfaire les exigences de fiabilité. En outre, le développement d’un test innovant de la puce, dérivé du QBD, a permis d’évaluer précisément les modifications apportées sur le procédé de fabrication et d’être corrélé avec les résultats des essais de fiabilité. Enfin, le cycle de vie d’un MOSFET nécessite un suivi qualité précis qui se compose de deux aspects essentiels. En premier lieu, le suivi des paramètres électriques et de leur dérive par une analyse statistique « postprocessing». En second lieu, la mise en place d’un outil de traçabilité du module à la puce pour traquer les éventuels rejets dans l’application finale et remonter à la cause d’origine. Toutes les innovations présentées, dans ce mémoire, s’inscrivent dans une démarche novatrice de l’amélioration continue de la qualité des composants de type MOSFET de puissance
In the current ecologic context, the European automotive suppliers have to develop innovating systems inorder to reduce greenhouse gas rejects produce by vehicles. The new mild-hybrid electronic applications require the development of new strategies due to their integration and the reduction of power losses.Thereby, a proposition consisted in creating power modules constituted by MOSFETs characterized by alow blocking voltage under high current. The starter alternator reversible application also named “Stop &Start” requires robust and reliable components in order to support a high current solicitation in avalanche mode for temperatures up to 175°C.Research work presented in this thesis concerns the robustness and reliability enhancement of MOSFET components. First of all, the important part is about avalanche mode understanding and their issues. Inthis context, the fabrication process is a main part for quality and reliability requirements. Then, the workis focused on gate oxide process quality in order to hold gate-source and gate-drain stress modes.Moreover, the development of an innovating test at wafer level derivate from QBD test, allowed the precise evaluation of process modification thanks to the correlation with reliability campaign results. Finally, theMOSFET life cycle needs a quality monitoring constituted by two main steps. The first one is the monitoring of electrical parameters in time with a post-processing statistical analysis. The second one is the use of a traceability tool between the power module and the silicon die in order to highlight possible defects in the final starter alternator application, and understand failure root causes. The innovations presented in this thesis are included in the continued improvement approach for MOSFETs quality and robustness enhancement

APA, Harvard, Vancouver, ISO, and other styles

28

Roder, Raphaël. "Intégration et fiabilité d'un disjoncteur statique silicium intelligent haute température pour application DC basse et moyenne tensions." Thesis, Bordeaux, 2015. http://www.theses.fr/2015BORD0287/document.

Full text

Abstract:

Cette thèse présente l'étude et la réalisation d'un disjoncteur statique tout silicium et intelligent pouvant fonctionner à haute température (200°C) pour des applications de type DC basse et moyenne tensions. Plusieurs applications dans l’aéronautique, l’automobile et les transports ferroviaires poussent les composants à semi-conducteur de puissance à être utilisés à haute température. Cependant, les Si-IGBT et Si-CoolMOSTM actuellement commercialisés ont une température de jonction spécifiée et estimée à 150°C et quelque fois à 175°C. L’une des faiblesses des convertisseurs provient de la réduction du rendement avec l’augmentation de la température de jonction des composants à semiconducteur de puissance qui peut amener à leur destruction. La solution serait d’utiliser des composants grand-gap (SiC, GaN), qui autorisent un fonctionnement à une température de jonction plus élevée ;mais ces technologies en plein essor ont un coût relativement élevé. Une solution alternative serait de faire fonctionner des composants en silicium à une température de jonction voisine de 200°C afin de conserver l’un des principaux intérêts du silicium en termes de coût. Avant de commencer, le premier chapitre portera sur un état de l’art des différentes techniques de protection aussi bien mécanique que statique afin d’identifier les éléments essentiels pour la réalisation du circuit de protection. Les disjoncteurs hybrides seront aussi abordés afin de voir comment ceux-ci arrivent à combler les lacunes des disjoncteurs mécaniques et purement électroniques (statiques). A partir du chapitre précédent, un disjoncteur statique intelligent de faible puissance sera réalisé afin de mieux cerner les différentes difficultés qui sont liées à ce type de disjoncteur. Le disjoncteur statique sera réalisé à partir de fonction analogique de telle façon à ce qui soit autonome et bas cout. Il en ressort que les inductances parasites ainsi que la température des composants à base de semi-conducteurs ont un impact significatif lors de la coupure.Le chapitre III portera sur une analyse non exhaustive, vis-à-vis de la température, de différents types d’interrupteurs contrôlés à base de semi-conducteur de puissance en s’appuyant sur plusieurs caractérisations électriques (test de conduction, tension de seuil, etc) afin de sélectionner le type d’interrupteur de puissance qui sera utilisé pour le chapitre IV. Comme il sera démontré, les composants silicium à super jonction peuvent se rapprocher du comportement des composants à base de carbure de silicium pour les basses puissances. Un disjoncteur statique 400V/63A (courant de court-circuit prédictible de 5kA) sera étudié et 4développé afin de mettre en pratique ce qui a été précédemment acquis et pour montrer la compétitivité du silicium pour cette gamme de puissance
This thesis presents a study about a smart solid state circuit breaker which can work at 200°C forlow and medium voltage continuous applications. Some applications in aeronautics, automotive,railways, petroleum extraction push power semiconductor devices to operate at high junctiontemperature. However, current commercially available Si-IGBT and Si-CoolMOS have basically amaximum junction temperature specified and rated at 150°C and even 175°C. Indeed, the main problemin conventional DC-DC converters is the switching losses of power semiconductor devices (linked to thetemperature influence on carrier lifetime, on-state voltage, on-resistance and leakage current) whichdrastically increase with the temperature rise and may drive to the device failure. Then, the use of wideband gap semiconductor like SiC or GaN devices allows higher junction temperature operation (intheory about 500°C) and higher integration (smaller heatsink, higher switching frequency, smallconverter), but are still under development and are expensive technologies. In order to keep theadvantage of low cost silicon devices, a solution is to investigate the feasibility to operate such devicesat junction temperature up to 200°C.Before starting the first starting chapter is a stat of the art of protectives circuit technics as well asmechanics as statics in order to identify essentials elements to develop the protective circuit. Hybridprotective circuits are approached too.From the precedent chapter, a smart and low power solid state circuit breaker is realized to identifyproblems which are linked with this type of circuit breaker. Solid state circuit breaker is developed withanalog components in a way that is autonomous and low cost. It’s follow that stray inductance andtemperature have an important impact when a default occurs.Chapter III give an analyze on different silicon power semiconductor dice towards temperature5relying on statics and dynamics characteristics in order to find the best silicon power switch which beused in the chapter IV. It has been shown that super junction MOSFET has the same behavior at lowpower than silicon carbide MOSFET.Solid state circuit breaker (400V/63A) has been studied and developed, in order to use all theknowledge previously acquired and to show the competitively of the silicon for this power range

APA, Harvard, Vancouver, ISO, and other styles

29

Della, marca Vincenzo. "Characterization and modeling of advanced charge trapping non volatile memories." Thesis, Aix-Marseille, 2013. http://www.theses.fr/2013AIXM4721/document.

Full text

Abstract:

Les mémoires à nanocristaux de silicium sont considérées comme l'une des solutions les plus intéressantes pour remplacer les grilles flottantes dans les mémoires Flash pour des applications de mémoires non-volatiles embarquées. Ces nanocristaux sont intéressants pour leur compatibilité avec les technologies de procédé CMOS, et la réduction des coûts de fabrication. De plus, la taille des nanocristaux garantie un faible couplage entre les cellules et la robustesse contre les effets de SILC. L'un des principaux challenges pour les mémoires embarquées dans des applications mobiles et sans contact est l'amélioration de la consommation d'énergie afin de réduire les contraintes de design de cellules. Dans cette étude, nous présentons l'état de l'art des mémoires Flash à grille flottante et à nanocristaux de silicium. Sur ce dernier type de mémoire une optimisation des principaux paramètres technologiques a été effectuée pour permettre l'obtention d'une fenêtre de programmation compatible avec les applications à faible consommation d'énergie. L'étude s'attache à l'optimisation de la fiabilité de la cellule à nanocristaux de silicium. On présente pour la première fois une cellule fonctionnelle après un million de cycles d'écriture et effacement dans une large gamme de températures [-40°C;150°C], et qui est capable de retenir l'information pendant dix ans à 150°C. Enfin, une analyse de la consommation de courant et d'énergie durant la programmation montre l'adaptabilité de la cellule pour des applications à faible consommation. Toutes les données expérimentales ont été comparées avec les résultats d'une cellule standard à grille flottante pour montrer les améliorations apportées
The silicon nanocrystal memories are one of the most attractive solutions to replace the Flash floating gate for nonvolatile memory embedded applications, especially for their high compatibility with CMOS process and the lower manufacturing cost. Moreover, the nanocrystal size guarantees a weak device-to-device coupling in an array configuration and, in addition, for this technology it has been shown the robustness against SILC. One of the main challenges for embedded memories in portable and contactless applications is to improve the energy consumption in order to reduce the design constraints. Today the application request is to use the Flash memories with both low voltage biases and fast programming operation. In this study, we present the state of the art of Flash floating gate memory cell and silicon nanocrystal memories. Concerning this latter device, we studied the effect of main technological parameters in order to optimize the cell performance. The aim was to achieve a satisfactory programming window for low energy applications. Furthermore, the silicon nanocrystal cell reliability has been investigated. We present for the first time a silicon nanocrystal memory cell with a good functioning after one million write/erase cycles, working on a wide range of temperature [-40°C; 150°C]. Moreover, ten years data retention at 150°C is extrapolated. Finally, the analysis concerning the current and energy consumption during the programming operation shows the opportunity to use the silicon nanocrystal cell for low power applications. All the experimental data have been compared with the results achieved on Flash floating gate memory, to show the performance improvement

APA, Harvard, Vancouver, ISO, and other styles

30

Lakhdhar, Hadhemi. "Reliability assessment of GaN HEMTs on Si substrate with ultra-short gate dedicated to power applications at frequency above 40 GHz." Thesis, Bordeaux, 2017. http://www.theses.fr/2017BORD0941/document.

Full text

Abstract:

Ce travail de thèse se concentre sur l'évaluation de la fiabilité des transistors à haute mobilité électronique (HEMT) AlGaN / GaN à grille ultra-courte sur substrat silicium dédiés aux applications de puissance à une fréquence supérieure à 40GHz. Il a été réalisé au sein des laboratoires IMS Bordeaux et IEMN Lille.Ce travail compare initialement les HEMT AlGaN / GaN réalisés par croissance MOCVD avec ceux obtenus par croissance MBE. En particulier, l'analyse électrique statique a permis d'étudier l'influence de la géométrie des dispositifs sur les performances des composants.Des tests de vieillissement accéléré ont été effectués pour évaluer la robustesse des transistors HEMTs en AlGaN/GaN à grille ultra-courte sur Si. Une méthodologie basée sur une séquence d'essais de vieillissement a été définie pour établir le diagnostic in-situ d’une dégradation statique et permanente et d’une dégradation qui se traduit par un transitoire de courant de drain au cours du chaque palier de la séquence de vieillissement. La valeur de la tension critique de dégradation à partir de laquelle le courant de drain commence à diminuer de façon significative dépend des conditions de polarisation du vieillissement, de la distance grille-drain et de la longueur de grille. De plus, l’aire de sécurité de fonctionnement de cette technologie a été déterminée
This Ph.D. work focuses on the reliability assessment of ultra-short gate AlGaN/GaN high electron mobility transistor (HEMT) on silicon substrate dedicated to power applications at frequency above 40GHz. It was carried out within IMS Bordeaux and IEMN Lille laboratories.This work initially compares AlGaN/GaN HEMTs grown by MOCVD with those grown using MBE, through electrical characterization.In particular, the device geometry impact on the device performances has been studies by static electrical characterization.Step-stress experiments are performed to investigate reliability assessment of ultra-short gate AlGaN/GaN high electron mobility transistor (HEMT) on Si substrate. A methodology based on a sequence of step stress tests has been defined for in-situ diagnosis of a permanent degradation and of a degradation which is identified by a drain current transient occurring during each step of the ageing sequence . The same stress conditions were applied on HEMTs with different geometries. It is found no evolution of the drain current during non stressful steps. The value of the critical degradation voltage beyond which the stress drain current starts to decrease significantly is also found dependent on the stress bias conditions, the gate-drain distance and the gate length. Moreover, the safe operating area of this technology has been determined

APA, Harvard, Vancouver, ISO, and other styles

31

Kumar, Pushpendra. "Impact of 14/28nm FDSOI high-k metal gate stack processes on reliability and electrostatic control through combined electrical and physicochemical characterization techniques." Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT114/document.

Full text

Abstract:

Cette thèse concerne l’étude des procédés de fabrication des grilles HKMG des technologies FDSOI 14 et 28 nm sur les performances électriques des transistors MOS. Elle a porté spécifiquement sur l'aspect fiabilité et la maîtrise du travail de sortie effectif (WFeff), au travers de la diffusion des additifs comme le lanthane (La) et l’aluminium (Al). Ce travail combine des techniques de caractérisation électriques et physico-chimiques et leur développement. L'effet de l'incorporation de ces additifs sur la fiabilité et la durée de vie du dispositif a été étudié. Le lanthane dégrade les performances de claquage TDDB et de dérives suite aux tests aux tensions négatives. L’introduction d’aluminium améliore le claquage TDDB, mais dégrade les dérives aux tensions positives. Ces comportements ont été reliés à des mécanismes physiques. Par ailleurs, la diffusion de ces additifs dans l’empilement de grille a été étudiée pour différents matériaux high-k en fonction de la température et de la durée de recuit de diffusion. Les doses d’additifs ont pu être ainsi mesurées, comparées et corrélées au décalage de travail de sortie effectif de grille. On a également étudié, les influences des paramètres du procédé de dépôt de grille TiN sur leur microstructure et les propriétés électriques du dispositif, identifiant certaines conditions à même de réduire la taille de grain ou la dispersion d’orientation cristalline. Toutefois, les modulations obtenues sur le travail de sortie effectif de grille dépendent plus du ratio Ti/N, suggérant un changement du dipôle à l'interface SiO2 / high-k. Enfin, une technique éprouvée de mesure de spectroscopie à rayon X sous tension a pu être mise en place grâce des dispositifs spécifiques et une méthodologie adaptée. Elle permet de mesurer les positions relatives des bandes d’énergie à l'intérieur de l’empilement de grille. Cette technique a démontré que le décalage du travail de sortie effectif induits par des additifs (La or Al) ou par des variations d'épaisseur de grille métallique TiN provient de modifications du dipôle à l'interface SiO2/ high-k
This Ph.D. thesis is focused on the impact of the 14 and 28 nm FDSOI technologies HKMG stack processes on the electrical performance of MOS transistors. It concerns specifically the reliability aspect and the engineering of effective workfunction (WFeff ), through diffusion of lanthanum (La) and aluminum (Al) additives. This work combines electrical and physicochemical characterization techniques, and their development. The impact of La and Al incorporation, in the MOS gate stack, on reliability and device lifetime has been studied. La addition has a significant negative impact on device lifetime related to both NBTI and TDDB degradations. Addition of Al has a significant negative impact on lifetime related to PBTI, but on the contrary improves the lifetime for TDDB degradation. These impacts on device lifetime have been well correlated to the material changes inside the gate oxides. Moreover, diffusion of these additives into the HKMG stack with annealing temperature and time has been studied on different high-k materials. The diffused dose has been compared with the resulting shift in effective workfunction (WFeff), evidencing clear correlation. In addition, impact of TiN metal gate RF-PVD parameters on its crystal size and orientation, and device electrical properties has been studied. XRD technique has been used to obtain the crystal size and orientation information. These properties are significantly modulated by TiN process, with a low grain size and a unique crystal orientation obtained in some conditions. However, the WFeff modulations are rather correlated to the Ti/N ratio change, suggesting a change in the dipole at SiO2/high-k interface. Lastly, using specific test structures and a new test methodology, a robust and accurate XPS under bias technique has been developed to determine the relative band energy positions inside the HKMG stack of MOS devices. Using this technique, we demonstrated that WFeff shift induced by La and Al or by variations in gate thickness originates due to modifications of the dipole at SiO2/high-k interface

APA, Harvard, Vancouver, ISO, and other styles

32

Ropars, Thomas. "Services et protocoles pour l'exécution fiable d'applications distribuées dans les grilles de calcul." Phd thesis, Université Rennes 1, 2009. http://tel.archives-ouvertes.fr/tel-00456490.

Full text

Abstract:

Une grille de calcul regroupe un très grand nombre de ressources de calcul hétérogènes, pouvant appartenir à différents domaines d'administration. Les grille sont attractives car elles peuvent fournir à leurs utilisateurs les ressources nécessaires à l'exécution d'applications de calcul scientifique. Cependant exécuter une application sur la grille est une tâche difficile car la fréquence des défaillances matérielles y est élevés. Pour assurer l'exécution fiable d'applications distribuées dans les grilles de calcul, nous proposons tout d'abord un service de recouvrement arrière assurant le redémarrage automatique des applications défaillantes. Nous proposons ensuite une solution assurant la haute disponibilité et l'auto-réparation de services de grille. Enfin nous proposons un protocole de recouvrement arrière pour application à échange de messages passant à l'échelle.

APA, Harvard, Vancouver, ISO, and other styles

33

Baudon, Sylvain. "Etude de l'influence des contraintes appliquées sur l'évolution des propriétés diélectriques des couches minces isolantes dans les composants semi-conducteurs de puissance." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2013. http://tel.archives-ouvertes.fr/tel-01001950.

Full text

Abstract:

La fiabilité des chaînes de conversion électrique dans les systèmes embarqués est un enjeu critique dans les applications où interviennent des contraintes liées à la sécurité des personnes ou à des aspects économiques non-négligeables. La maintenance préventive permet de surveiller le bon fonctionnement des maillons faibles de la chaîne de conversion, tels que les composants de puissance à semiconducteurs (IGBT à grille en tranchée) présents dans les convertisseurs d'électronique de puissance utilisés dans le domaine du transport. L'objectif de ce travail est d'évaluer la possibilité d'utiliser l'état de l'oxyde de grille comme indicateur de l'état opérationnel du composant, lorsque celui-ci est soumis à des contraintes thermo-électriques représentatives de son fonctionnement. Les résultats obtenus par couplage de différentes techniques non destructives (méthode capacité-tension et méthode de mesure des charges d'espace) mettent en évidence des évolutions de l'oxyde liées à des effets causés par les charges électriques dans les zones de la structure les plus contraintes.L'étude et la modélisation des phénomènes diélectriques dans les couches minces d'oxyde nécessitent de nouvelles méthodes de mesure de la charge électrique à haute résolution spatiale. Dans le présent travail, nous démontrons, à travers des simulations et des résultats expérimentaux, l'applicabilité d'une de ces techniques de caractérisation, " la méthode de l'impulsion thermique ", sur ce type de structures de la microélectronique. Sa sensibilité aux fines zones de champ électrique localisées au niveau des interfaces est en particulier mise en évidence, en ouvrant des voies vers la mise au point de nouvelles techniques à haute résolution spatiale, basées sur des stimuli thermiques.

APA, Harvard, Vancouver, ISO, and other styles

34

Benmansour, Adel. "Contribution à l'étude des mécanismes de défaillances de l'IGBT sous régimes de fortes contraintes électriques et thermiques." Thesis, Bordeaux 1, 2008. http://www.theses.fr/2008BOR13752/document.

Full text

Abstract:

Depuis ces dernières années, parmi tous les composants de puissance, l’IGBT (Transistor Bipolaire à Grille Isolée) occupe une place prépondérante, On le retrouve dans une multitude d’applications et il est devenu un composant de référence de l’électronique de puissance. Dans cette thèse, nous nous intéresserons au fonctionnement de l’IGBT en conditions thermiques et électriques extrêmes. À l'aide de la simulation physique bidimensionnelle d'un modèle d'IGBT de type Punch Through à structure de grille en tranchée, on s'intéressera plus particulièrement aux limites des aires de sécurité, et plus précisément aux mécanismes qui peuvent amener à la défaillance du composant. Une étude expérimentale présentera le comportement de différentes structures d’IGBT dans différents modes de fonctionnement, on traitera plus particulièrement l’influence de la température et de la résistance de grille sur ces modes de fonctionnement. Enfin, une proposition d’amélioration d’IGBT sera développée en simulation mettant en œuvre une couche tampon SiGe
For these last years, the IGBT (Insulated Gate Bipolar Transistor) has occupied a dominating place comparing to other power components. Used in a multitude of applications, it became the component of reference in power electronics domain. In this thesis, I will be interested in operation of the IGBT in extreme thermal and electrical conditions. Using the simulation of a bi-dimensional physical model of a Punch Through Trench IGBT, I will be interested more particularly in the limits of the SOA (Safe Operating Area), and more precisely in the mechanisms which can lead to the failure of the component. An experimental study will present the behaviour of various structures of IGBT in various electrical and thermal operating conditions, more particularly the influence of the temperature and the gate resistance. Lastly, a proposal for an improvement of IGBT will be developed in simulation by implementing a layer SiGe in the N+ buffer layer of the IGBT

APA, Harvard, Vancouver, ISO, and other styles

Dissertations / Theses on the topic 'Fiabilité d’oxyde de grille'

Create a spot-on reference in APA, MLA, Chicago, Harvard, and other styles