Dissertations / Theses on the topic 'FD-SOI (transistors)'

L'objectif principal de ce travail de doctorat est d'étudier les principes fondamentaux des effets de corps flottants (FBE) dans les dispositifs FDSOI ultraminces de dernières générations. Plusieurs FBE, (i) kink, (ii) FBE induit par la grille, (iii) transistor bipolaire parasite, (iv) commutation brusque, (v) hystérésis de courant, et (vi) effet transitoire (MSD), sont examinés en termes d’interaction entre des trous et des électrons dans le corps ultramince. La clé de voûte est que les FBE proviennent de l'interaction des trous en excès qui sont stockés ou éliminés. Pour une meilleure compréhension des FBE, la variation du potentiel interne Vb a été mesurée directement sur les n-MOSFET a contact en H. La variation dynamique de Vb a également été étudiée grâce aux contacts latéraux P+ prolongés dans le silicium non dopé situé sous la grille avant.Grâce à la mesure de Vb, trois résultats principaux ont été mis en évidence pour la première fois: (i) la corrélation entre l’apparition des FBE et la variation de Vb, (ii) de nouvelles preuves expérimentales de l’effet de super-couplage observé alors que le potentiel de surface voire entre déplétion et inversion, (iii) une nouvelle méthode d'extraction de la tension de seuil, comparée à la méthode typique basée sur la caractéristique courant-tension.Enfin, des dispositifs FDSOI innovants, comme le MOSFET latéral N+NN+ sur InGaAs à grille arrière, et le Z2-FET en tant que magnétodiode et capteur optique, sont caractérisés. Nous démontrons les performances de base du substrat InGaAs sur isolant en utilisant la technique du pseudo-MOSFET. Les caractéristiques de détection du Z2-FET sont vérifiées sous champ magnétique et sous éclairage
The main purpose of this PhD work is to investigate the fundamentals of floating body effects (FBEs) in recent generations of ultrathin FDSOI devices. Several FBEs, (i) kink effect, (ii) gate-induced FBE, (iii) parasitic bipolar transistor, (iv) sharp switching, (v) current hysteresis, and (vi) transient and history effect (MSD), are scrutinized in terms of interaction between holes and electrons in ultrathin transistor body. The key point is that in an n-channel SOI MOSFET the FBEs are originated from the interplay of the excess holes which are either being stored or eliminated. For better understanding of FBEs, the body potential Vb has measured directly in H-gate body contact n-MOSFETs. The dynamic Vb variation has also been monitored successfully thanks to lateral P+ body contacts extended into the undoped-silicon film underneath the front-gate.Through the measurements of Vb, there are three major findings highlighted for the first time: (i) correlation between the onset of the FBEs and the Vb variation, (ii) new experimental evidence of super-coupling effect observed while the surface potential is changed from depletion to volume inversion, (iii) establishment of a new technique for extracting threshold voltage VT compared with the typical methods based on the current-voltage characteristics.Finally, innovative FDSOI devices such as back-gated InGaAs lateral N+NN+ MOSFET, and Z2-FET sensors, are characterized. We demonstrate the basic performance of the InGaAs-on-Insulator substrate by using Ψ-MOSFET technique. Sensing features of the Z2-FET are investigated under magnetic field or illumination

La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernières
The reduction of the dimensions of field effect MOS transistors has slowed down during the last years due to the increasing importance of parasitic factors such as access resistance. As a matter of fact, channel miniaturisation was accompanied by a reduction of its intrinsic resistance while that of the access region at the frontier with the channnel stayed constant or increased. The goal of this thesis was to set a new electrical characterization method to take into account this parasitic component long considered negligible in by industrials.In the first chapter, CMOS technologies working and its FD-SOI adaptation specificities are presented. The second half of the chapter deals with the state of the art of electrical characterization and their hypothesis about access resistance.The second chapter present a new resistive and capacitive parasitic components extraction method using transistors of close channel length. The results are then compared to existing models from which, a new one more physically accurate is proposed.The third chapter expose a new electrical characterization method based on Y function allowing the analyze of transistor behavior on the whole working regime. This new method is then combined with the one developped in the previous chapter to build a new experimental protocol to correct and analyze the impact of access resistances on current curves and parameters.Finally, the last chapter apply this new methodology to the case of stochastic mismatch between transistors. The results are then compared to the methods used by industrials and academics, each of them having their own pros and cons. The new method proposed tries to keep the best of both previous one

Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font face à de nombreux effets physiques liés à la miniaturisation. Dans le but de maintenir le rythme d'intégration indiqué par la loi de Moore, des nouvelles technologies, dont la structure résiste plus à ces effets physiques, remplacerons le transistor MOSFET bulk. Les modèles physiques permettant de prédire le comportement des transistors MOS atteignent rapidement leurs limites quand ils sont appliqués à ces structures émergentes. Ce travail de thèse est consacré au développement des modèles numériques et analytiques dédiés à la caractérisation des nouvelles architectures SOI et à substrat massif. Nous nous focalisons sur la modélisation du courant de drain basée sur le potentiel de surface, ainsi qu'à la modélisation du comportement en bruit basse fréquence de ces nouveaux dispositifs. Nous proposons un modèle explicite décrivant les potentiels de surface avant et arrière d'une structure SOI. Nous développons ensuite un modèle de bruit numérique et analytique permettant de caractériser les différents oxydes d'une structure FD SOI. La dernière partie de ce mémoire est consacrée à l'étude d'une nouvelle architecture du transistor MOS sur substrat massif. Une caractérisation de la conduction électrique de ce dispositif et de son comportement en bruit basse fréquence sont présentés
With the continuous reduction of the size of MOS devices, various associated short channel effects become significant and limit this scaling. To restrain this limit, multi-gate MOSFET devices seem to be more interesting, thanks to their better control of the gate on the channel. These new devices seem to be good candidates to replace the classical MOS architecture. The existing physical models used to predict the behaviour of MOSFET bulk devices are limited when they are applied to these emerging structures. This thesis is devoted to the development of numerical and analytical models dedicated to the characterization of new SOI architectures and bulk devices. We focus on the modeling of the drain current based on the surface potential as well was the modeling of the low frequency noise behaviour of these devices. We propose an explicit model describing the front and back surface potential of a FD SOI structure. We then develop numerical and analytical low frequency noise models allowing the characterization of the different oxides of a FD SOI structure. The last part of this thesis is devoted to the study of a new architecture of bulk MOS transistors. A characterization of the electrical conduction of this device and its low frequency noise behavior are presented

Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la " loi " de Moore, qui définit les tendances de l'industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d'effortssont consentis pour maintenir les performances des composants en dépit des effets de canaux courts,des fluctuations induites par le nombre de dopants.... [2-4]. D'autre part, la réduction des dimensionséquivalentes devient de plus en plus importante de nos jours et de nouvelles solutions pour laminiaturisation reposant sur la conception et les procédés technologiques sont nécessaires. Pour cela,des solutions nouvelles sont nécessaires, en termes de matériaux, d'architectures de composants et detechnologies, afin d'atteindre les critères requis pour la faible consommation et les nouvellesfonctionnalités pour les composants futurs ("More than Moore" et "Beyond CMOS"). A titred'exemple, les transistors à film mince (TFT) sont des dispositifs prometteurs pour les circuitsélectroniques flexibles et transparents.

L'industrie de la micro-électronique remet à jour régulièrement sa " roadmap " internationale pour ses développements technologiques. L'introduction des nouvelles filières technologiques s'accélère, motivée par les besoins en électronique portable, en ordinateurs personnels de plus en plus puissants, en télécommunications et multimédia, ainsi que par le développement maintenant très important de l'électronique dans le monde de l'automobile. Cette course à l'intégration nécessite des implantations à des énergies de plus en plus faibles et des doses de plus en plus fortes (en fonction des composants). Afin de répondre à la demande des industriels du domaine de la microélectronique, IBS a conçu son propre prototype d'implanteur ionique par immersion plasma (PULSION(r)). Ce type d'implantation est très attractif pour les industriels car il offre un rendement et des cadences de production (wafer/heure) plus importants avec un coût de fabrication plus faible qu'un implanteur dit classique (faisceau d'ions). Cette thèse a pour but de caractériser les procédés d'implantation de type P par immersion plasma de manière approfondie en utilisant la machine PULSION installée au LETI afin de les intégrer dans la fabrication de composants dernières générations (FD-SOI ultime et Trigate pour nano-fils). De nombreuses études expérimentales ont été réalisées afin de comprendre les mécanismes physiques et chimiques mis en jeu lors de l'implantation par immersion plasma. La compréhension de ces mécanismes est beaucoup plus compliquée qu'une implantation par faisceau d'ions car le substrat est constamment immergé dans un plasma et toutes les espèces ioniques du plasma sont implantées. Nous avons donc observé des comportements différents des profils implantés entre les deux techniques d'implantation. Les conditions de plasma ont ensuite été optimisées dans le but d'intégrer les procédés Pulsion(r) dans la fabrication de transistors FD-SOI et Trigate. Les premiers résultats montrent que l'implantation par immersion plasma permet d'obtenir sur des composants planaires (FD-SOI) les mêmes performances électriques qu'un implanteur à faisceau d'ions. Par contre les performances sont nettement améliorées sur des transistors multi-grilles de type Trigate. Des développements procédés devraient encore améliorer ses performances
The industry of microelectronics will update regularly its "roadmap" for its international technological developments. The development of new technological processes is accelerating, driven by the need for portable electronics, personal computers with more powerful, telecommunications and multimedia, as well as the very important development of electronics in the automobile world. This race requires the integration of implantation processes with low energy and high dose (based on components). To meet the demand of industrial, IBS has developed its own prototype of plasma immersion ion implanter (PULSION (r)). This type of tool is very attractive to manufacturers because it offers performance and production rates (wafer / hour) with a lower manufacturing cost than conventional implanter (ion beam). This thesis aims to characterize the processes of P-type implantation by plasma immersion using the tool installed at the LETI "PULSION "to integrate in the manufacture of new transistors generations (FD-SOI ultimate Trigate for nano-wires). Many experimental studies have been performed to understand the physical and chemical mechanisms involved during the plasma immersion implantation. Understanding these mechanisms is much more complicated than ion beam implantation because the substrate is constantly immersed in the plasma and all ion species are implanted into the substrate. So, we observed different behavior of the implanted boron atoms between the two implantation techniques. The plasma and implantation conditions were optimized in order to integrate Pulsion (r) processes in the manufacture of FD-SOI and Trigate transistors. The first results show that plasma immersion implantation provides, on planar components (FD-SOI), the same electrical performance as ion beam implanter. Against by performance improved significantly on Trigate transistors. Further developments processes should improve again its performance

Ce travail de thèse s’inscrit dans la technologie de fabrication de transistors à canal mince (Si ou SiGe) totalement déserté sur isolant (Fully-Depleted Silicon-on-Insulator ou FDSOI) qui constitue une option prometteuse pour les nœuds 14nm et au-delà. Les problèmes liés à cette nouvelle technologie sont dus à : (1) l’existence d’instabilités morphologiques conduisant, lors de recuits haute température, à la fragmentation de la couche mince formant le canal, (2) la nécessité d’une reprise d’épitaxie SiGe:B afin de former, sur le canal, des sources et drains surélevées (Raised Source and Drain ou RSD) et (3) des problèmes liés à l’hétérogénéité du dopage induits par l’importance des interfaces substrat/canal, canal/Source et canal/Drain.Ce travail expérimental a été effectué au sein de la société STMicroelectronics en partenariat avec le Centre Interdisciplinaire de Nanoscience de Marseille. Les principaux résultats obtenus sont : 1/ La mise au point, puis l’optimisation d’une méthode de nettoyage de surface à basse température permettant d’éviter la fragmentation du canal observée lors de recuits haute température.2/ L’optimisation des conditions de préparation de la surface du canal permettant de réaliser une bonne reprise d’épitaxie pour les sources et drains surélevées.3/ L’optimisation, via l’incorporation de carbone, des profils de dopage au bore des sources et drains épitaxiés. Les tests électriques effectués sur dispositifs industriels montrent que, grâce aux développements réalisés au cours de ces travaux de thèse, le pourcentage de puces actives sur une plaque est passé de 40% à 90%
This work concerns the Fully-Depleted Silicon-On-Insulator (FD-SOI) technology, which is a promising option for the technical nodes beyond 14nm.The use of a very thin Si or SiGe channel causes new technological problems due to (1) morphological instabilities that break the film during its high temperature annealing, (2) the necessity to grow Raised Source & Drain (RSD) by epitaxial Chemical-Vapor Deposition (CVD) of SiGe:B, (3) the non-uniformity of the boron profile in the channel because of the number of interfaces (substrate/channel, channel/ source, channel/drain). This experimental work has been performed at STMicroelectronics and Nanoscience Interdisciplinary Center of Marseille laboratory. The main results are:1/ The definition and the improvement of an efficient low temperature surface-cleaning process that avoids the dewetting of the channel.2/ The optimization of the surface preparation of the channel for a subsequent epitaxial growth of RSD materials compatible with electronic requirements.3/ The improvement, via carbon incorporation, of the boron dopant profile in the epitaxially grown RSD. Analysis of electrical devices show that all these improvements lead to a huge enhancement of the percentage of electrical active dies per wafer (from 40% to 90 %)

La demande croissante en débit pour les télécommunications mobiles a conduit à l’utilisation de systèmes à formation de faisceaux afin de limiter notamment l’impact des pertes de propagation dans l’espace libre (FSPL) sur le bilan de liaison, dues à l’élévation de la fréquence d’opération. Afin de pouvoir orienter un faisceau directif concentrant la majorité du gain du réseau d’antennes en direction d’un utilisateur donné, un nombre important de circuits radiofréquences intégrés (RFFE) est nécessaire.De manière conventionnelle, les RFFE 5G sont généralement constitués d’un amplificateur à faible bruit (LNA), et d’un amplificateur de puissance (PA). Ces derniers sont physiquement dissociés, et alternativement adressés avec un élément commuté, afin de fonctionner en duplexage par répartition dans le temps (TDD). Dans ce cas, non seulement l’élément commuté implique des pertes et un besoin en surface silicium non négligeable, mais aussi les RFFE ne sont utilisés que la moitié du temps (dû au TDD). Aussi, cet important espace silicium requis est ensuite à multiplier par le nombre d’éléments que compose le système à formation de faisceau. De plus, l’espacement entre chaque antenne constituant le réseau d’antennes étant proportionnel à la longueur d’onde, ce dernier pourrait donc fonctionner à des fréquences de fonctionnement plus élevées si les RFFE sont miniaturisés. Dans ce travail, une solution permettant l’élimination du besoin d’un élément commuté, ainsi qu’à la fusion des LNA et PA est proposé, induisant une forte réduction de la surface silicium requise, utilisant la technologie GF 22nm CMOS FD-SOI. Bien que la conception de fonctions millimétriques (mmW) soit abordé, l’aspect conversion de fréquence ainsi que l’étude de fonctions de bande de base sera également discutée, avec notamment la conception d’un mixer passif RF, de deux filtres passe-bas RC actifs reconfigurables d’ordre 2 et 4, d’un amplificateur à gain variable (VGA), d’un bloc analogique tampon 50Ω, d’un commutateur bipolaire à deux directions (DPDT), ainsi qu’une chaine de génération de signaux en quadrature, grâce à l’association d’un coupleur hybride (HCPLR), et d’un oscillateur local (LO) externe hors-puce. Le système complet sera caractérisé pour démontrer l’intérêt de ces structures en termes de performances et de surface silicium requise, et des pistes d’améliorations seront énumérées
The increasing demand for data rate for mobile telecommunications has led to the use of beamforming systems in order to notably limit the impact of free space propagation losses (FSPL) over the link budget, due to the elevation of the operating frequency. In order to be able to direct a directional beam concentrating the majority of the gain of the antenna array towards a given user, a large number of integrated radio frequency front-ends (RFFE) is necessary.Conventionally, 5G RFFEs generally consist of a low noise amplifier (LNA), and a power amplifier (PA). The latter are physically dissociated, and are alternatively addressed using a commuted element, in order to operate in time division duplexing (TDD). In this case, not only does the switched element involve losses and a significant silicon surface requirement, but also the RFFEs are only used half the time (due to TDD). Also, this large silicon area required must then be multiplied by the number of elements that constitutes the beamforming system. In addition, the spacing between each antenna constituting the antenna array being proportional to the wavelength, the latter could therefore reach higher operating frequencies if the RFFEs are miniaturized. In this work, a solution allowing the elimination of the need for a commuted element, as well as the merging of the LNA and PA is proposed, inducing a strong reduction in the silicon surface area required for the same operation that conventional architectures, using the GF 22nm CMOS FD-SOI technology. Although the design of millimeter functions (mmW) will be discussed, the frequency conversion aspect as well as the study of baseband functions will also be covered, including the design of a RF passive mixer, two reconfigurable second- and fourth-order active-RC low-pass filters, a variable gain amplifier (VGA), a 50Ω analog buffer, a double pole double throw (DPDT) switch, as well as a generation chain of quadrature signals, done from the combination of a hybrid coupler (HCPLR), and an external off-chip local oscillator (LO). The complete system will be simulated to demonstrate the relevancy of these structures regarding performances and required silicon surface, and axis for improvement will also be listed

Les travaux présentés dans cette thèse portent sur le développement et l’optimisation de transistors bipolaires pour les futures générations de technologies BiCMOS. La technologie de référence est le BiCMOS055 présentant des fT et fMAX de respectivement 320 et 370 GHz. Dans un premier temps, il est montré que l’optimisation du profil vertical comprenant le budget thermique, le profil de la base et du collecteur notamment permet d’atteindre une fT de 400 GHz tout en restant compatible avec les transistors CMOS. Dans un second temps, le développement d’un collecteur implanté est présenté. La co-implantation du carbone avec le phosphore permet d’obtenir des substrats sans défaut, un contrôle de la diffusion précis ainsi que des performances électriques prometteuses. Une fréquence de transition fT record de 450 GHz est notamment atteinte grâce à des règles de dessins optimisées. Un module STI peu profond (SSTI) est développé afin de compenser l’augmentation de la capacité base / collecteur liée à ce type de technologie. Dans un troisième temps, l’intégration sur silicium d’une nouvelle architecture de transistor bipolaire ayant pour but de surmonter les limitations de la DPSA-SEG utilisée en BiCMOS055 est détaillée et les premiers résultats sont discutés. Cette partie démontre toutes les difficultés d’une intégration d’un transistor bipolaire de nouvelle génération dans une plateforme CMOS. La fonctionnalité de l’architecture émetteur / base est démontrée à travers des mesures dc. Pour terminer, la possibilité d’une intégration en 28 nm est évaluée à travers des travaux spécifiques, notamment au niveau des implantations à travers le SOI, et une ouverture sur les éventuelles intégrations 3D est réalisée
The studies presented in this thesis deal with the development and the optimization of bipolar transistors for next BiCMOS technologies generations. The BiCMOS055 technology is used as the reference with 320 GHz fT and 370 GHz fMAX performances. Firstly, it is showed that the vertical profile optimization, including thermal budget, base and collector profiles allows to reach 400 GHz fT HBT while keeping CMOS compatibility. In a second time, a fully implanted collector is presented. Phosphorous-carbon co-implantation leads to defect-free substrate, precise dopants profile control and promising electrical performances. A new 450 GHz fT record is set thanks to optimized design rules. A low-depth STI module (SSTI) is developed to limit the base / collector capacitance increase linked to this type of technology. In a third time, the silicon integration of a new bipolar transistor architecture is detailed with the aim of overcoming DPSA-SEG architecture limitations used in BiCMOS055 and first electrical results are discussed. This part shows the challenges of the integration of new-generation bipolar transistors in a CMOS platform. The functionality of the emitter / base architecture is demonstrated through dc measurements. Eventually, the feasibility of 28-nm integration is evaluated with specific experiments, especially about implantations through the SOI, and an overview of potential 3D-integrations is presented

Avec la fin annoncée de la loi de Moore, les acteurs de la microélectronique cherchent de nouveaux paradigmes sur lesquels s’appuyer pour alimenter les développements futurs de notre société de l’information. En s’inspirant des systèmes nerveux biologiques, l’ingénierie neuromorphique offre des perspectives nouvelles qui révolutionnent d’ores et déjà l’intelligence artificielle. Pour que leurs performances permettent leur généralisation, les processeurs neuronaux se doivent d’intégrer des circuits de neurones les plus petits et les moins énergivores possible afin que les réseaux de neurones artificiels qu’ils implémentent atteignent une taille critique. Dans ce travail, nous montrons qu’il est possible de réduire le nombre de composants nécessaires à la conception d’un circuit analogique de neurone impulsionnel par la fonctionnalisation des courants de génération parasites dans un transistor BIMOS intégré en technologie 28 nm FD-SOI et dimensionné aux tailles minimales autorisées par la technologie. Après une caractérisation systématique des ces courants par des mesures quasi-statiques du FD-SOI BIMOS à température ambiante sous différentes polarisations, une modélisation compacte de ce composant adaptée à partir du modèle CEA-LETI UTSOI est proposée. Le circuit analogique de neurone impulsionnel à fuite, intégration et déclenchement basé sur le BIMOS (« BIMOS-based leaky, integrate-and-fire spiking neuron » : BB-LIF SN) est ensuite décrit. L’influence des différentes dimensions caractéristiques et polarisations de contrôle sur son fonctionnement observée lors des mesures sur des démonstrateurs fabriqués sur silicium est expliquée en détail. Un modèle analytique simple de ses limites de fonctionnement est proposé. La cohérence entre les résultats de mesures, ceux de simulations compactes et les prédictions du modèle analytique simple atteste la pertinence des analyses proposées. Dans sa version la plus aboutie, le BB-LIF SN occupe une surface de 15 µm², consomme environ 2 pJ/spike, fonctionne à des fréquences de déclenchement comprises entre 3 et 75 kHz pour des courant synaptique compris entre 600 pA et 25 nA sous une tension d’alimentation de 3 V
While Moore’s law reaches its limits, microelectronics actors are looking for new paradigms to ensure future developments of our information society. Inspired by biologic nervous systems, neuromorphic engineering is providing new perspectives which have already enabled breakthroughs in artificial intelligence. To achieve sufficient performances to allow their spread, neural processors have to integrate neuron circuits as small and as low power(ed) as possible so that artificial neural networks they implement reach a critical size. In this work, we show that it is possible to reduce the number of components necessary to design an analogue spiking neuron circuit thanks to the functionalisation of parasitic generation currents in a BIMOS transistor integrated in 28 nm FD-SOI technology and sized with the minimum dimensions allowed by this technology. After a systematic characterization of the FD-SOI BIMOS currents under several biases through quasi-static measurements at room temperature, a compact model of this component, adapted from the CEA-LETI UTSOI one, is proposed. The BIMOS-based leaky, integrate-and-fire spiking neuron (BB-LIF SN) circuit is described. Influence of the different design and bias parameters on its behaviour observed during measurements performed on a demonstrator fabricated in silicon is explained in detail. A simple analytic model of its operating boundaries is proposed. The coherence between measurement and compact simulation results and predictions coming from the simple analytic model attests to the relevance of the proposed analysis. In its most successful achievement, the BB-LIF SN circuit is 15 µm², consumes around 2 pJ/spike, triggers at a rate between 3 and 75 kHz for 600 pA to 25 nA synaptic currents under a 3 V power supply

Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont développés. Le premier thème se focalise sur l'optimisation des méthodologies de mesures des phénomènes de désappariement. Une nouvelle méthode de mesure du désappariement de Vt et de β ainsi qu'un nouveau modèle de désappariement de ID sont proposés, analysés et appliqués à des données mesurées sur des technologies 28nm Bulk et FD SOI. Le second thème se concentre sur la caractérisation des différentes configurations de transistor MOS afin de proposer l'architecture optimale en fonction des applications visées. Ainsi, la possibilité de remplacer le LDEMOS par une configuration cascode est analysée en détail. Le troisième thème se focalise sur l'analyse et la modélisation des phénomènes de désappariement des transistors MOS avancés. Trois aspects sont analysés : 1) l'introduction du Ge dans le canal P des technologies 28nm BULK, 2) la suppression de la contribution de la grille sur le désappariement de Vt en utilisant la technologie 20 nm métal-Gate-Last 3) un descriptif des principaux contributeurs au désappariement de Vt, β et ID dans les technologies 28 et 14nm FD SOI. Le dernier thème traite du comportement du désappariement des transistors MOS après vieillissement. Un vieillissement NBTI a été appliqué sur des PMOS de la technologie 28nm FD SOI. Des modèles de comportement de Vt et de β en fonction du nombre de charges fixes ou d'états d'interfaces induits à l'interface Si/SiO2 ou dans l'oxyde sont proposés et analysés
For correct operation, certain analog and digital circuits, such as current mirrors or SRAM, require pairs of MOS transistors that are electrically identical. Real devices, however, suffer from random local variations in the electrical parameters, a problem referred to as mismatch. The aim of this thesis is to understand the physical causes of mismatch, to quantify this phenomenon, and to propose solutions that enable to reduce its effects. In this context, four major areas are treated. The first one focuses on the optimization of mismatch measurement methodologies. A new technique for the measurement of Vt and β mismatch and an ID mismatch model are proposed, analyzed and applied to experimental data for 28 nm Bulk and FD SOI technologies. The second area focuses on the characterization of different configurations of MOS transistors in order to propose design architectures that are optimized for certain applications. Specifically, the possibility of replacing LDEMOS with transistors in cascode configuration is analyzed. The third area focuses on the analysis and modeling of mismatch phenomena in advanced Bulk and SOI transistors. Three aspects are analyzed: 1) the impact of the introduction of germanium in P channel of 28nm BULK transistors; 2) the elimination of the metal gate contribution to Vt mismatch by using 20nm Gate-last Bulk technology; 3) a descriptive study of the principal contributions to Vt, β and ID mismatch in 28 and 14 nm FD SOI technologies. The last area treats the mismatch trends with transistor aging. NBTI stress tests were applied to PMOS 28nm FD SOI transistors. Models of the Vt and β mismatch trends as a function of the induced interface traps and fixed charges at the Si/SiO2 interface and in the oxide were developed and discussed

Deux innovations en matière de procédés technologiques des semi-conducteurs sont des alternatives à la technologie traditionnelle des transistors MOS (« Metal-Oxide-Semiconductor ») « Bulk » planaires : d’une part le silicium totalement déserté sur isolant (FDSOI – « Fully Depleted Silicon on Insulator ») et d’autre part les transistors à effet de champ à aileron (FinFET – « Fin Field Effect Transistor »). En effet, alors que la technologie « Bulk » arrive à ses limites de miniaturisation des composants et systèmes, notamment du fait de l’effet de canal court, ces deux technologies présentent des propriétés prometteuses pour poursuivre cette réduction des dimensions, grâce à un meilleur contrôle électrostatique de la grille sur le canal du transistor. La technologie FDSOI est, comme l’historique « Bulk », une technologie MOS planaire, ce qui la place naturellement davantage dans la continuité technologique que les ailerons verticaux des transistors FinFETs. La compétition entre ces deux technologies est rude et de nombreuses études publiées dans la littérature comparent ces technologies en termes de performance en vitesse de fonctionnement, de consommation, de coût, etc. Néanmoins, aucune étude ne s’était encore penchée sur leurs propriétés respectives en termes de testabilité ; pourtant l’impact de défauts sur les circuits réalisés en technologies FDSOI et FinFET est susceptible d’être significativement de celui induit par des défauts similaires sur des circuits planaires MOS.Le travail présenté dans cette thèse se concentre sur la conception de circuits d’étude similaires dans chacune des trois technologies et l’analyse comparative de leur comportement électrique sous l’effet d’un même défaut. Les défauts considérés dans notre étude sont les courts-circuits résistifs inter-portes, court-circuit résistif à la masse (GND), court-circuit résistif à l’alimentation (VDD), et circuits ouverts résistifs. La détectabilité des défauts est évaluée pour le test logique statique et le test dynamique en « délai ». Des simulations HSPICE et Cadence SPECTRE ont été effectuées en faisant varier la valeur de la résistance du défaut et le concept de résistance critique est utilisé afin de comparer la plage de détectabilité du défaut dans les différentes technologies. Les conditions optimales de polarisation du substrat (« body-biasing »), de tension d’alimentation et de température en vue d’obtenir la meilleure couverture de défauts possible sont déterminées pour chaque type de défaut. Un modèle analytique, basé sur la résistance équivalente des réseaux de transistors N et P actifs (« ON-resistance »), est proposé pour les courts-circuits résistifs, et permet d’évaluer la valeur de la résistance critique sans effectuer de simulation de fautes. Les propriétés en termes de testabilité sont également établies en tenant compte des variations de procédés, par des simulations Monte-Carlo réalisées aussi bien pour les dispositifs à tension de seuil nominale (« Regular-VT devices » : FDSOI-RVT et Bulk-LR) que pour les dispositifs à tension de seuil basse (« Low-VT devices » : FDSOI-LVT et Bulk-LL) disponibles pour les technologies 28 nm Bulk et FDSOI
Fully Depleted Silicon on Insulator (FDSOI) and Fin Field Effect Transistor (FinFET) are new innovations in silicon process technologies that are likely alternatives to traditional planar Bulk transistors due to their respective promising ways of tackling the scalability issues with better short channel characteristics. Both these technologies are aiming in particular at regaining a better electrostatic control by the gate over the channel of the transistor. FDSOI is a planar MOS technology and as a result it is much more in continuity with planar Bulk as compared to the vertical FinFET transistors. The competition between these two technologies is fierce and many studies have been reported in the literature to compare these technologies in terms of speed performance, power consumption, cost, etc. However, these studies have not yet focused on their testability properties while the impact of defects on circuits implemented in FDSOI and FinFET technologies might be significantly different from the impact of similar defects in planar MOS circuit.The work of this thesis is focused on implementing similar design in each technology and comparing the electrical behavior of the circuit with the same defect. The defects that are considered for our investigation are inter-gate resistive bridging, resistive short to ground terminal (GND), resistive short to power supply (VDD) and resistive open defects. Defect detectability is evaluated in the context of either logic or delay based test. HSPICE and Cadence SPECTRE simulations are performed varying the value of the defect resistance and the concept of critical resistance is used to compare the defect detectability range in different technologies. The optimal body-biasing, supply voltage and temperature settings to achieve the maximum defect coverage are determined for these defect types. An analytical analysis is proposed for short defects based on the ON-resistance of P and N networks, which permits to evaluate the value of the critical resistance without performing fault simulations. Testability properties are also established under the presence of process variations based on Monte-Carlo simulations for both Regular-VT devices (FDSOI-RVT and Bulk-LR) and Low-VT devices (FDSOI-LVT and Bulk-LL) available for 28nm Bulk and FDSOI technologies

Selon l’esprit de la “loi de Moore” utilisant des techniques innovantes telles que l’intégration 3D et de nouvelles architectures d’appareils, le marché a également évolué pour commencer à imposer des exigences spécifiques aux composants, comme des appareils à faible consommation et à faible fuite, requis par l’Internet des objets (IoT) applications et périphériques hautes performances demandés par les applications 5-G et les centres de données. Ainsi, le secteur des semi-conducteurs s’est peu à peu laissé guider par les avancées technologiques, mais aussi par les applications.La réduction de la tension d’alimentation est encore plus importante pour les applications à faible puissance, comme dans l’IoT, cela est limité par la variabilité du périphérique. L’abaissement de la tension d’alimentation implique une marge réduite pour que les concepteurs gèrent la variabilité du dispositif. Cela nécessite un accès à des outils améliorés permettant aux concepteurs de prévoir la variabilité des périphériques et d’évaluer son effet sur les performances des leur conception, ainsi que des innovations technologiques permettant de réduire la variabilité des périphériques.Cette thèse se concentre dans la première partie et examine comment la variabilité du dispositif peut être modélisée avec précision et comment sa prévision peut être incluse dans les modèles compacts utilisés par les concepteurs dans leurs simulations SPICE. La thèse analyse d’abord la variabilité du dispositif dans les transistors FD-SOI avancés à l’aide de mesures directes. À l’échelle spatiale, en fonction de la distance entre les deux dispositifs considérés, la variabilité peut être classée en unités de fabrication intra-matrice, inter-matrice, inter-tranche, inter-lot ou même entre différentes usines de fabrication. Par souci de simplicité, toute la variabilité d’une même matrice peut être regroupée en tant que variabilité locale, tandis que d’autres en tant que variabilité globale. Enfin, entre deux dispositifs arbitraires, il y aura des contributions de la variabilité locale et globale, auquel cas il est plus facile de l’appeler la variabilité totale. Des stratégies de mesure dédiées sont développées à l’aide de structures de test spécialisées pour évaluer directement la variabilité à différentes échelles spatiales à l’aide de caractérisations C-V et I-V. L’effet de la variabilité est d’abord analysé sur des facteurs de qualité (FOM) sélectionnés et des paramètres de procédés extraits des courbes C-V et I-V, pour lesquels des méthodologies d’extraction de paramètres sont développées ou des méthodes existantes améliorées. Cette analyse aide à identifier la distribution des paramétres et les corrélations possibles présentes entre les paramètres.Ensuite, nous analysons la variabilité dépendante de la polarisation dans les courbes I-V et C-V. Pour cela, une métrique universelle, qui fonctionne quelle que soit l’échelle spatiale de la variabilité, est definée sur la base de l’analyse des appariement précédemment rapportée pour la variabilité locale. Cette thèse étend également cette approche à la variabilité globale et totale. L’analyse de l’ensemble des courbes permet de ne pas manquer certaines informations critiques dans une plage de polarisation particulière, qui n’apparaissaient pas dans les FOM sélectionnés.Une approche de modélisation satistique est utilisée pour modéliser la variabilité observée et identifier les sources de variations, en termes de sensibilité à chaque source de variabilité, en utilisant un modèle physique compact comme Leti-UTSOI. Le modèle compact est d’abord étalonné sur les courbes C-V et I-V dans différentes conditions de polarisation et géométries. L’analyse des FOM et de leurs corrélations a permis d’identifier les dépendances manquantes dans le modèle compact. Celles-ci ont également été incluses en apportant de petites modifications au modèle compact
The ``Moore's Law'' has defined the advancement of the semi-conductor industry for almost half a century. The device dimensions have reduced with each new technology node, and the design community and the market for the semiconductor have always followed this advancement of the industry and created applications which took better advantage of these new devices. But during the past decade, with the device dimensions approaching the fundamental limits imposed by the materials, the pace of this scaling down of device dimensions has decreased. While the technology struggled to keep alive the spirit of ``Moore's Law'' using innovative techniques like 3-D integration and new device architectures, the market also evolved to start making specific demands on the devices, like low power, low leakage devices demanded by Internet of Things (IoT) applications and high performance devices demanded by 5-G and data centre applications. So the semiconductor industry has slowly moved away from being driven by technology advancement, and rather it is now being driven by applications.Increasing power dissipation is an unavoidable outcome of the scaling process, while also targeting higher frequency applications. Historically, this issue has been handled by replacing the basic transistors (BJTs by MOSFETs), freezing the operation frequency in the system, lowering supply voltage, etc. The reduction of supply voltage is even more important for low power applications like in IoT, but this is limited by the device variability. Lowering the supply voltage implies reduced margin for the designers to handle the device variability. This calls for access to improved tools for the designers to predict the variability in the devices and evaluate its effect on the performance of their design and innovations in technology to reduce the variability in the devices. This thesis concentrates in the first part, and evaluates how the device variability can be accurately modelled and how its prediction can be included in the compact models used by the designers in their SPICE simulations.At first the thesis analyses the device variability in advanced FD-SOI transistors using direct measurements. In the spatial scale, depending on the distance between the two devices being considered, the variability can be classified into intra-die, inter-die, inter-wafer, inter-lot or even between different fabs. For the sake of simplicity all the variability within a single die can be grouped together as local variability, while others as global variability. Finally between two arbitrary device, there will be contributions from both local and global variability, in which case it is easier to term it as the total variability. Dedicated measurement strategies are developed using specialized test structures to directly evaluate the variability in different spatial scales using C-V and I-V characterisations. The effect of variability is first analysed on selected figure of merits (FOMs) and process parameters extracted from the C-V and I-V curves, for which parameter extraction methodologies are developed or existing methods are improved. This analysis helps identify the distribution of the parameters and the possible correlations present between the parameters.A very detailed analysis of the device variability in advanced FD-SOI transistors is undertaken in this thesis and a novel and unique characterisation and modelling methodology for the different types of variability is presented in great detail. The dominant sources of variability in the device behaviour, in terms of C-V and I-V and also in terms of parasitics (like gate leakage current) are identified and quantified. This work paves the way to a greater understanding of the device variability in FD-SOI transistors and can be easily adopted to improve the predictability of the commercial SPICE compact models for device variability

En réponse à la demande croissante sur le marché des objets connectés (IoT), cette thèseexplore la conception et l’optimisation d’amplificateurs à faible bruit (LNA) en tant quecomposants essentiels des récepteurs fonctionnant en dessous de 6 GHz et dédiés auxnormes cellulaires Long-Term Evolution for Machines (LTE-M) et Narrowband IoT (NBIoT). Face aux défis croissants de la connectivité des dispositifs IoT à ultra-basse consommation, l’importance de l’optimisation des LNAs réside dans l’amélioration des performances globales des récepteurs, en répondant aux exigences strictes en termes de faiblebruit et de consommation énergétique réduite propres aux applications LTE-M et NB-IoT.De plus, cela nécessite l’utilisation d’une technologie de très grande échelle d’intégration,économique et performante. Dans cette thèse, nous utilisons la technologie 28 nm FD-SOICMOS fournie par STMicroelectronics.Afin d’accroître l’efficacité énergétique, le LNA est conçu en utilisant une méthodeanalytique complète. Cette approche exploite le niveau d’inversion du transistor commeparamètre de conception clé, offrant ainsi des perspectives sur l’espace de conception.Grâce à l’utilisation d’un modèle compact avancé (ACM) simple à 6 paramètres développédans cette thèse, applicable à toutes les régions et tous les régimes de fonctionnement dutransistor, cette méthode permet d’obtenir un dimensionnement préliminaire du LNA àtravers des équations analytiques. Ce modèle simple, une adaptation de versions ACMantérieures prenant en compte divers paramètres physiques, convient à la fois à la technologie bulk (à substrat massif) et à la technologie FD-SOI, incluant la quatrième borne(grille arrière).La contribution majeure de ce travail consiste en la conception d’un amplificateur àfaible bruit (LNA) multimode sans inductance, accordable, basé sur une architecture degrille commune (CG) à renforcement actif du gm (gm-boost). L’accordabilité est obtenuepar une sélection grossière discrète du mode suivie d’un réglage fin continu grâce à lagrille arrière de la technologie FD-SOI. Il démontre la capacité offerte par la polarisationde la grille arrière à mettre en œuvre des architectures finement ajustables, répondantspécifiquement aux exigences dynamiques des environnements IoT.Le modèle du transistor ainsi que la description analytique du LNA nous permettentd’implémenter un algorithme de conception afin d’explorer les différents compromis de performance face à un ensemble de spécifications. Implémenté dans la technologie FD-SOI28 nm de STMicroelectronics avec une surface active de 0,0059 mm2, les performancesmesurées démontrent un gain en tension de plus de 30 dB avec une plage dynamiquedépassant 20 dB entre les modes. Le facteur de bruit varie de 1,8 dB à 7 dB, tandis quele Point d’Interception du Troisième Ordre référé à l’entrée (IIP3) s’étend de -24,5 dBm à-6,5 dBm en fonction du mode sélectionné. La consommation électrique maximale est de1,86 mW avec une alimentation de 0,9 V. Le réglage fin des performances du LNA entreles modes permet une couverture étendue de l’espace de conception.De plus, les méthodologies de conception proposées sont appliquées à différentes architectures de LNA, notamment la source commune avec rétroaction résistive, la grillecommune et le LNA à grille commune avec gm-boost, mettant en évidence la polyvalenceet l’applicabilité de l’approche analytique pour aborder divers scénarios de conception
In response to the flourishing market demands for the new generation of IoT devices, thiswork addresses the design and optimization of Low Noise Amplifiers (LNAs). The LNAsserves as the main building block of low-power LNA-first sub-6GHz receivers dedicated to5G Long-Term Evolution for machines (LTE-M) and Narrowband IoT (NB-IoT) cellularstandards. Recognizing the escalating challenges in ultra-low power IoT device connectivity, the significance of optimizing LNAs lies in enhancing overall receiver performanceand meeting the strict low noise and reduced power budget requirements of LTE-M andNB-IoT applications. Besides, it requires the utilization of cost-efficient, high-performing,and extensively integrated technology for Very Large Scale Integration. In this thesis, weemploy the 28 nm FD-SOI CMOS technology provided by STMicroelectronics.To improve power efficiency, the LNA is designed using a comprehensive analyticalmethodology. This methodology leverages the transistor inversion level as a key designparameter, providing insights into the design space. Employing a proposed simple 6-parameter advanced compact model (ACM) introduced in this work, applicable acrossall transistor regions and operation regimes, the methods enable preliminary LNA sizingthrough analytical equations. This simple model, an adaptation of previous ACM versionsaccommodating various physical parameters, is made suitable for both bulk and FD-SOItechnology, incorporating a fourth terminal.The primary contribution lies in the design of a wideband, low-noise sub-6GHz tunable multimode inductorless LNA, utilizing an active gm-boosting Common-Gate (CG)architecture. Tunability is achieved through discrete coarse mode selection and continuous fine-tuning the back-gate of FD-SOI CMOS technology, showcasing the adaptabilityof body-bias for finely tunable architectures, specifically addressing the dynamic demandsof IoT environments.The transistor model, coupled with the analytical LNA description, guides the designalgorithm, exploring various performance trade-offs against the specified requirements.Implemented in STMicroelectronics’ 28 nm FD-SOI CMOS Technology with an activearea of 0.0059 mm2, the measured performance demonstrates over 30 dB voltage gainwith a dynamic range exceeding 20 dB across modes for a frequency range of 400 MHzto 5 GHz. The noise figure (NF) varies from a stringent value of 1.8 dB to 7 dB, while the Input-referred third-order Intercept Point (IIP3) spans from -24.5 dBm to -6.5 dBmbased on the selected mode. The maximum power consumption is 1.86 mW from a 0.9 Vsupply. Fine-tuning the LNA performances across modes achieves extensive coverage ofthe design space.Furthermore, the proposed design methodologies are applied to different LNA architectures, including Resistive feedback common-source, common-gate, and gm-boost common gate LNAs, showcasing the simplicity and applicability of the analytical approach in addressing diverse design scenarios. This paves the way to future energy-efficient implementations targetting ULP ULV IoT receiver front-end solutions

L’objectif de la thèse était de concevoir des composants de protection contre les décharges électrostatiques (ESD) sur film mince de silicium en technologie 28nm FD-SOI de chez STMicroelectronics (technologie silicium sur isolant « Silicon-On-Insulator » (SOI) entièrement déplété « Fully Depleted » (FD)). Cette technologie est caractérisée par un film de silicium, un oxyde enterré ultra minces (UTBB), et par une grille métallique avec oxyde à haute permittivité (high-k). En prenant en compte ces caractéristiques, des composants existants ont été étudiés et de nouvelles solutions technologiques ont été proposées pour les améliorer. De plus, de nouveaux composants ont été élaborés. Ils ont été simulés en 3D avec le logiciel TCAD afin de comprendre leur comportement électrique. Des plaques de silicium ont été mesurées afin de vérifier la réponse des composants lors de tests typiques pour les ESD. Ce travail ouvre la voie pour des composants de protection contre les décharges électrostatiques conçus dans le film mince avec une attention spéciale pour l’aspect 3D, tel que (i) la possibilité d’implémenter la protection dans un circuit intégré 3D monolithique, (ii) la conception de matrice en tant que composant de protection, et (iii) la fusion de différents composants pour bénéficier d’une conduction de courant en 3D
The thesis objective was to design protection devices against electrostatic discharges (ESD) in the silicon thin-film using the 28 nm node ultra-thin Body and Buried Oxide (UTBB) Fully Depleted Silicon-On-Insulator (FD-SOI) technology with high-k metal gate. Existing devices were studied and new technological solutions were proposed to improve them. Besides, new devices were elaborated. 3D TCAD simulation was used for understanding their electrical behavior. Silicon characterization were performed to verify the response of devices to typical ESD tests. This work paves the way of innovative ESD protection devices built in the thin film with a special care given to 3D concerns, such as (i) the possibility of implementing the protection in a 3D monolithic integrated circuit, (ii) building a matrix as a protection device, and (iii) merging different devices such as benefiting from a 3D conduction of current

L'objectif principal de cette thèse est de proposer et d'évaluer une nouvelle architecture de Transistor Bipolaire à Héterojonction (TBH) Si/SiGe s’affranchissant des limitations de l'architecture conventionnelle DPSA-SEG (Double-Polysilicium Self-Aligned, Selective Epitaxial Growth) utilisée dans la technologie 55 nm Si/SiGe BiCMOS (BiCMOS055) de STMicroelectronics. Cette nouvelle architecture est conçue pour être compatible avec la technologie 28-nm FD-SOI (Fully Depleted Si-licon On Insulator), avec pour objectif d'atteindre la performance de 400 GHz de fT et 600 GHz de fMAX dans ce noeud. Pour atteindre cet objectif ambitieux, plusieurs études complémentaires ont été menées: 1/ l'exploration et la comparaison de différentes architectures de TBH SiGe, 2/ l'étalonnage TCAD en BiCMOS055, 3/ l'étude du budget thermique induit par la fabrication des technologies BiCMOS, et finalement 4/ l'étude d'une architecture innovante et son optimisation. Les procédés de fabrication ainsi que les modèles physiques (comprenant le rétrécissement de la bande interdite, la vitesse de saturation, la mobilité à fort champ, la recombinaison SRH, l'ionisation par impact, la résistance distribuée de l'émetteur, l'auto-échauffement ainsi que l’effet tunnel induit par piégeage des électrons), ont été étalonnés dans la technologie BiCMOS055. L'étude de l’impact du budget thermique sur les performances des TBH SiGe dans des noeuds CMOS avancés (jusqu’au 14 nm) montre que le fT maximum peut atteindre 370 GHz dans une prochaine génération où les profils verticaux du BiCMOS055 seraient ‘simplement’ adaptés à l’optimisation du budget thermique total. Enfin, l'architecture TBH SiGe EXBIC, prenant son nom d’une base extrinsèque épitaxiale isolée du collecteur, est choisie comme la candidate la plus prometteuse pour la prochaine génération de TBH dans une technologie BiCMOS FD-SOI dans un noeud 28 nm. L'optimisation en TCAD de cette architecture résulte en des performances électriques remarquables telles que 470 GHz fT et 870 GHz fMAX dans ce noeud technologique
The ultimate objective of this thesis is to propose and evaluate a novel SiGe HBT architec-ture overcoming the limitation of the conventional Double-Polysilicon Self-Aligned (DPSA) archi-tecture using Selective Epitaxial Growth (SEG). This architecture is designed to be compatible with the 28-nm Fully Depleted (FD) Silicon On Insulator (SOI) CMOS with a purpose to reach the objec-tive of 400 GHz fT and 600 GHz fMAX performance in this node. In order to achieve this ambitious objective, several studies, including the exploration and comparison of different SiGe HBT architec-tures, 55-nm Si/SiGe BiCMOS TCAD calibration, Si/SiGe BiCMOS thermal budget study, investi-gating a novel architecture and its optimization, have been carried out. Both, the fabrication process and physical device models (incl. band gap narrowing, saturation velocity, high-field mobility, SRH recombination, impact ionization, distributed emitter resistance, self-heating and trap-assisted tunnel-ing, as well as band-to-band tunneling), have been calibrated in the 55-nm Si/SiGe BiCMOS tech-nology. Furthermore, investigations done on process thermal budget reduction show that a 370 GHz fT SiGe HBT can be achieved in 55nm assuming the modification of few process steps and the tuning of the bipolar vertical profile. Finally, the Fully Self-Aligned (FSA) SiGe HBT architecture using Selective Epitaxial Growth (SEG) and featuring an Epitaxial eXtrinsic Base Isolated from the Collector (EXBIC) is chosen as the most promising candidate for the 28-nm FD-SOI BiCMOS genera-tion. The optimization of this architecture results in interesting electrical performances such as 470 GHz fT and 870 GHz fMAX in this technology node

Parmi les architectures candidates pour les générations sub-22nm figurent les transistors sur silicium sur isolant (SOI). A cette échelle, les composants doivent intégrer des films isolants enterrés (BOX) et des canaux de conduction (Body) ultra-minces. A ceci s'ajoute l'utilisation d'empilements de grille avancés (diélectriques à haute permittivité / métal de grille) et une ingénierie de la contrainte mécanique avec l'utilisation d'alliages SiGe pour le canal des transistors de type P. La mise au point d'une telle technologie demande qu'on soit capable d'extraire de façon non destructive et avec précision la qualité du transport électronique et des interfaces, ainsi que les valeurs des paramètres physiques (dimensions et dopages), qui sont obtenues effectivement en fin de fabrication. Des techniques d'extraction de paramètres ont été développées au cours du temps. L'objectif de cette thèse est de reconsidérer et de faire évoluer ces techniques pour les adapter aux épaisseurs extrêmement réduites des composants étudiés. Elle combine mesures approfondies et modélisation en support. Parmi les résultats originaux obtenus au cours de cette thèse, citons notamment l'adaptation de la méthode split CV complète qui permet désormais d'extraire les paramètres caractérisant l'ensemble de l'empilement SOI, depuis le substrat et son dopage jusqu'à la grille, ainsi qu'une analyse extrêmement détaillée du transport grâce à des mesures en régime de couplage grille arrière à température variable ou l'exploitation de la magnétorésistance de canal depuis le régime linéaire jusqu'en saturation. Le mémoire se termine par une analyse détaillée du bruit basse fréquence
Silicon on insulator (SOI) transistors are among the best candidates for sub-22nm technology nodes. At this scale, the devices integrate extremely thin buried oxide layers (BOX) and body. They also integrate advanced high-k dielectric / metal gate stacks and strain engineering is used to improve transport properties with, for instance, the use of SiGe alloys in the channel of p-type MOS transistors. The optimization of such a technology requires precise and non-destructive experimental techniques able to provide information about the quality of electron transport and interface quality, as well as about the real values of physical parameters (dimensions and doping level) at the end of the process. Techniques for parameter extraction from electrical characteristics have been developed over time. The aim of this thesis work is to reconsider these methods and to further develop them to account for the extremely small dimensions used for sub-22nm SOI generations. The work is based on extended characterization and modelling in support. Among the original results obtained during this thesis, special notice should be put on the adaptation of the complete split CV method which is now able to extract the characteristic parameters for the entire stack, from the substrate and its doping level to the gate stack, as well as an extremely detailed analysis of electron transport based on low temperature characterization in back-gate electrostatic coupling conditions or the exploitation of channel magnetoresistance from the linear regime of operation to saturation. Finally, a detailed analysis of low-frequency noise closes this study

Cette thèse propose une nouvelle implémentation de la mesure de gigue sur la puce avec une résolution sub-picoseconde en utilisant l'architecture auto-référencée dans la technologie FD-SOI 28 nm de STMicroelectronics. La gigue d'horloge est la déviation des instants temporels des fronts d'un signal périodique qui peut avoir un impact négatif sur divers paramètres en fonction de l'application. La mesure de la gigue avec une résolution inférieure à la picoseconde pour des signaux de l'ordre du gigahertz est devenue une nécessité à l'ère du transfert de données à grande vitesse.La mesure de la gigue sur puce est une excellente alternative pour mesurer la gigue des horloges à grande vitesse et surmonter les difficultés rencontrées dans la mesure de la gigue externe. L'architecture auto-référencée sur puce supprime le besoin d'une horloge externe très propre, et une version retardée du signal d'horloge sous test (SUT) est utilisée pour l'échantillonnage. La gigue de l'horloge est calculée à partir de l'histogramme de gigue généré par l'échantillonnage du SUT à proximité du front montant idéal.Le principal défi posé par l'architecture auto-référencée pour la mesure de la gigue à haute résolution est la nécessité de disposer d'éléments de retard très précis. La résolution de la mesure dépend du plus petit pas de temps par lequel le SUT peut être retardé. Cette thèse relève ce défi en utilisant une combinaison de ligne de retard Vernier (VDL) et d'amplificateur de différence de temps (TDA) en plus d'éléments de retard hautement accordables pour atteindre une résolution inférieure à la picoseconde de la mesure de gigue aléatoire. Un schéma d'étalonnage basé sur un oscillateur en anneau a été utilisé pour un réglage précis des retards requis, ce qui permet un étalonnage de l´ensemble des éléments en un seul coup. Le prototype fabriqué de l'instrument occupe une surface de 340*230 µm2 sans pads. Les simulations électriques démontrent la possibilité d'une résolution sub-picoseconde de la mesure de la gigue pour un signal d'horloge dans la gamme des gigahertz. Ce travail a été réalisé dans le cadre du programme Nano 2022 en collaboration avec ST Microelectronics, Crolles
This thesis proposes a novel implementation of on-chip jitter measurement with a sub-picosecond resolution using a self-referenced architecture in STMicroelectronics 28 nm FD-SOI technology. Clock jitter is the deviation in the time instants of signal edges of a periodic signal that can have an adverse impact on various parameters depending on the application. Jitter measurement with a sub-picosecond resolution for signals in the Gigahertz range has become a necessity in this age of high-speed data transfer.On-chip jitter measurement is a great alternative to measure jitter of high-speed clocks and overcome challenges faced in external jitter measurement. The on-chip self-referenced architecture does away with the need for an external very clean clock, and a delayed version of the clock signal under test (SUT) is used for sampling. Clock jitter is computed from the jitter histogram that is generated by sampling the SUT around the vicinity of the ideal rising edge.The major challenge posed by the self-referenced architecture for jitter measurement at high resolution is the need for very precise delay elements. The resolution of measurement depends on the smallest time-step by which the SUT can be delayed. This thesis addresses this challenge by using a combination of Vernier Delay Line (VDL) and Time Difference Amplifier (TDA) in addition to highly tunable delay elements to achieve a sub-picosecond resolution of random jitter measurement. A Ring Oscillator-based calibration scheme has been used for precise tuning of required delays, which allows for a one-shot calibration of all delay elements. The fabricated prototype of the instrument occupies a die area of 340*230 µm2 without pads. Electrical simulations demonstrate the possibility of sub-picosecond resolution of jitter measurement for clock signal in the Gigahertz range. This work has been carried out in the framework of the Nano 2022 program in collaboration with ST Microelectronics, Crolles

En raison de leur impact sur la fiabilité des systèmes, les effets du rayonnement cosmique sur l’électronique ont été étudiés dès le début de l’exploration spatiale. Néanmoins, de récentes évolutions industrielles bouleversent les pratiques dans le domaine, les technologies standard devenant de plus en plus attrayantes pour réaliser des circuits durcis aux radiations. Du fait de leurs fréquences élevées, des nouvelles architectures de transistor et des temps de durcissement réduits, les puces fabriquées suivant les derniers procédés CMOS posent de nombreux défis. Ce travail s’attelle donc à la simulation des aléas logiques permanents (SEU) et transitoires (SET), en technologies FD-SOI et bulk Si avancées. La réponse radiative des transistors FD-SOI 28 nm est tout d’abord étudiée par le biais de simulations TCAD, amenant au développement de deux modèles innovants pour décrire les courants induits par particules ionisantes en FD-SOI. Le premier est principalement comportemental, tandis que le second capture des phénomènes complexes tels que l’amplification bipolaire parasite et la rétroaction du circuit, à partir des premiers principes de semi-conducteurs et en accord avec les simulations TCAD poussées.Ces modèles compacts sont alors couplés à une plateforme de simulation Monte Carlo du taux d’erreurs radiatives (SER) conduisant à une large validation sur des données expérimentales recueillies sous faisceau de particules. Enfin, des études par simulation prédictive sont présentées sur des cellules mémoire et portes logiques en FD-SOI 28 nm et bulk Si 65 nm, permettant d’approfondir la compréhension des mécanismes contribuant au SER en orbite des circuits intégrés modernes
The effects of cosmic radiation on electronics have been studied since the early days of space exploration, given the severe reliability constraints arising from harsh space environments. However, recent evolutions in the space industry landscape are changing radiation effects practices and methodologies, with mainstream technologies becoming increasingly attractive for radiation-hardened integrated circuits. Due to their high operating frequencies, new transistor architectures, and short rad-hard development times, chips manufactured in latest CMOS processes pose a variety of challenges, both from an experimental standpoint and for modeling perspectives. This work thus focuses on simulating single-event upsets and transients in advanced FD-SOI and bulk silicon processes.The soft-error response of 28 nm FD-SOI transistors is first investigated through TCAD simulations, allowing to develop two innovative models for radiation-induced currents in FD-SOI. One of them is mainly behavioral, while the other captures complex phenomena, such as parasitic bipolar amplification and circuit feedback effects, from first semiconductor principles and in agreement with detailed TCAD simulations.These compact models are then interfaced to a complete Monte Carlo Soft-Error Rate (SER) simulation platform, leading to extensive validation against experimental data collected on several test vehicles under accelerated particle beams. Finally, predictive simulation studies are presented on bit-cells, sequential and combinational logic gates in 28 nm FD-SOI and 65 nm bulk Si, providing insights into the mechanisms that contribute to the SER of modern integrated circuits in orbit

En raison de leur impact sur la fiabilité des systèmes, les effets du rayonnement cosmique sur l’électronique ont été étudiés dès le début de l’exploration spatiale. Néanmoins, de récentes évolutions industrielles bouleversent les pratiques dans le domaine, les technologies standard devenant de plus en plus attrayantes pour réaliser des circuits durcis aux radiations. Du fait de leurs fréquences élevées, des nouvelles architectures de transistor et des temps de durcissement réduits, les puces fabriquées suivant les derniers procédés CMOS posent de nombreux défis. Ce travail s’attelle donc à la simulation des aléas logiques permanents (SEU) et transitoires (SET), en technologies FD-SOI et bulk Si avancées. La réponse radiative des transistors FD-SOI 28 nm est tout d’abord étudiée par le biais de simulations TCAD, amenant au développement de deux modèles innovants pour décrire les courants induits par particules ionisantes en FD-SOI. Le premier est principalement comportemental, tandis que le second capture des phénomènes complexes tels que l’amplification bipolaire parasite et la rétroaction du circuit, à partir des premiers principes de semi-conducteurs et en accord avec les simulations TCAD poussées.Ces modèles compacts sont alors couplés à une plateforme de simulation Monte Carlo du taux d’erreurs radiatives (SER) conduisant à une large validation sur des données expérimentales recueillies sous faisceau de particules. Enfin, des études par simulation prédictive sont présentées sur des cellules mémoire et portes logiques en FD-SOI 28 nm et bulk Si 65 nm, permettant d’approfondir la compréhension des mécanismes contribuant au SER en orbite des circuits intégrés modernes
The effects of cosmic radiation on electronics have been studied since the early days of space exploration, given the severe reliability constraints arising from harsh space environments. However, recent evolutions in the space industry landscape are changing radiation effects practices and methodologies, with mainstream technologies becoming increasingly attractive for radiation-hardened integrated circuits. Due to their high operating frequencies, new transistor architectures, and short rad-hard development times, chips manufactured in latest CMOS processes pose a variety of challenges, both from an experimental standpoint and for modeling perspectives. This work thus focuses on simulating single-event upsets and transients in advanced FD-SOI and bulk silicon processes.The soft-error response of 28 nm FD-SOI transistors is first investigated through TCAD simulations, allowing to develop two innovative models for radiation-induced currents in FD-SOI. One of them is mainly behavioral, while the other captures complex phenomena, such as parasitic bipolar amplification and circuit feedback effects, from first semiconductor principles and in agreement with detailed TCAD simulations.These compact models are then interfaced to a complete Monte Carlo Soft-Error Rate (SER) simulation platform, leading to extensive validation against experimental data collected on several test vehicles under accelerated particle beams. Finally, predictive simulation studies are presented on bit-cells, sequential and combinational logic gates in 28 nm FD-SOI and 65 nm bulk Si, providing insights into the mechanisms that contribute to the SER of modern integrated circuits in orbit

Au-delà du nœud technologique CMOS BULK 28nm, certaines limites ont été atteintes dans l'amélioration des performances en raison notamment d'une consommation énergétique devenant trop importante. C'est une des raisons pour lesquelles de nouvelles technologies ont été développées, notamment celles basées sur Silicium sur Isolant (SOI). Par ailleurs, la généralisation des architectures complexes de type multi-cœurs, accentue le problème de gestion de la consommation à grain-fin. Les technologies CMOS FD-SOI offrent de nouvelles opportunités pour la gestion de la consommation en permettant d'ajuster, outre les paramètres usuels que sont la tension d'alimentation et la fréquence d'horloge, la tension de body bias. C'est dans ce contexte que ce travail étudie les nouvelles possibilités offertes et explore des solutions innovantes de gestion dynamique de la tension d'alimentation, fréquence d'horloge et tension de body bias afin d'optimiser la consommation énergétique des systèmes sur puce. L'ensemble des paramètres tensions/fréquence permettent une multitude de points de fonctionnement, qui doivent satisfaire des contraintes de fonctionnalité et de performance. Ce travail s'intéresse donc dans un premier temps à une problématique de conception, en proposant une méthode d'optimisation du placement de ces points de fonctionnement. Une solution analytique permettant de maximiser le gain en consommation apporté par l'utilisation de plusieurs points de fonctionnement est proposée. La deuxième contribution importante de cette thèse concerne la gestion dynamique de la tension d'alimentation, de la fréquence et de la tension de body bias, permettant d'optimiser l'efficacité énergétique en se basant sur le concept de convexité. La validation expérimentale des méthodes proposées s'appuie sur des échantillons de circuits réels, et montre des gains en consommation moyens allant jusqu'à 35%
Beyond 28nm CMOS BULK technology node, some limits have been reached in terms of performance improvements. This is mainly due to the increasing power consumption. This is one of the reasons why new technologies have been developed, including those based on Silicon-On-Insulator (SOI). Moreover, the standardization of complex architectures such as multi-core architectures emphasizes the problem of power management at fine-grain. FD-SOI technologies offer new power management opportunities by adjusting, in addition to the usual parameters such as supply voltage and clock frequency, the body bias voltage. In this context, this work explores new opportunities and searches novel solutions for dynamically manage supply voltage, clock frequency and body bias voltage in order to optimize the power consumption of System on Chip.Adjusting supply voltage, frequency and body bias parameters allows multiple operating points, which must satisfy the constraints of functionality and performance. This work focuses initially at design time, proposing a method to optimize the placement of these operating points. An analytical solution to maximize power savings achieved through the use of several operating points is provided. The second important contribution of this work is a method based on convexity concept to dynamically manage the supply voltage, the frequency and the body bias voltage so as to optimize the energy efficiency. The experimental results based on real circuits show average power savings reaching 35%

Les systèmes modernes de communication de données s'appuient fortement sur des techniques de transmission synchrone pour optimiser la largeur de bande et minimiser la consommation d'énergie. Dans ces systèmes, seul le signal de données est transmis, ce qui nécessite la mise en œuvre de circuits de récupération d'horloge et de données (CDR) au niveau du récepteur. Cette thèse explore la nouvelle application de la technologie Fully-Depleted Silicon-On-Insulator (FDSOI) 28 nm pour améliorer les performances des circuits CDR en atténuant les effets de canaux courts grâce à des structures de transistors innovantes.L'une des contributions de cette thèse est le développement d'un circuit à résistance négative utilisant la grille arrière du transistor FDSOI. Ce circuit utilise un miroir de courant contrôlé par la grille arrière pour créer un oscillateur LC à résistance négative. En parallèle, ce travail présente l'implémentation de deux types d'oscillateurs : un oscillateur en anneau complémentaire et un oscillateur en anneau rapide. L'oscillateur en anneau complémentaire capitalise sur les inverseurs complémentaires, offrant un retour de biais automatique par le contrôle de la grille arrière, améliorant ainsi ses performances. L'oscillateur en anneau rapide utilise quant à lui des inverseurs rapides en combinaison avec des inverseurs complémentaires conçus pour minimiser les délais de propagation. La thèse présente une analyse comparative détaillée de ces oscillateurs, mettant en évidence leurs points forts et leurs limites. En outre, nous introduisons un signal d'injection dans l'oscillateur en anneau, ce qui permet de créer un oscillateur verrouillé par injection (ILO) à faible jitter. Cet oscillateur présente des caractéristiques de performance remarquables, notamment en ce qui concerne la réduction du bruit de phase et l'amélioration de la stabilité de la fréquence. Tirant parti des bonnes performances de l'ILO, nous proposons une nouvelle récupération d'horloge et de données verrouillée par injection (ILCDR) à faible coût et à faible consommation d'énergie, avec un temps de verrouillage rapide et une bonne jitter pour les applications en mode burst.Pour valider les conceptions proposées et leurs performances à différentes fréquences opérationnelles, des simulations approfondies ont été réalisées à l'aide de Cadence Virtuoso à 868 MHz et 2.4 GHz. En outre, la conception de layout et la simulation post layout de l'ILCDR basé sur l'oscillateur en anneau complémentaire sont également étudiées
Modern data communication systems heavily rely on synchronous transmission techniques to optimize bandwidth and minimize power consumption. In such systems, only the data signal is transmitted, necessitating the implementation of Clock and Data Recovery (CDR) circuits at the receiver end. This thesis explores the novel application of Fully-Depleted Silicon-On-Insulator (FDSOI) 28nm technology to enhance the performance of CDR circuits by mitigating short-channel effects through innovative transistor structures.One contribution of this thesis is the development of a negative resistance circuit using the back gate of the FDSOI transistor. This circuit employs a current mirror controlled by the back gate to create a negative resistance LC oscillator. In parallel, this work presents the implementation of two types of oscillators: a complementary ring oscillator and a fast ring oscillator. The complementary ring oscillator capitalizes on complementary inverters, offering automatic bias feedback by the back gate control, thereby enhancing its performance. Meanwhile, the fast ring oscillator uses fast inverters in combination with complementary inverters designed to minimize propagation delays. The thesis presents a detailed comparative analysis of these oscillators, highlighting their individual strengths and limitations. Furthermore, we introduce an injection signal into the ring oscillator, resulting in the creation of a low-jitter Injection-Locked Oscillator (ILO). This ILO exhibits remarkable performance characteristics, particularly in reducing phase noise and enhancing frequency stability. Taking advantage of the good performance of the ILO, we propose a novel low-cost and low-power Injection-Locked Clock and Data Recovery (ILCDR) with a fast-locking time and good jitter for burst-mode applications.To validate the proposed designs and their performance at different operational frequencies, extensive simulations have been carried out using Cadence Virtuoso at 868 MHz and 2.4 GHz. In addition, the layout design and post layout simulation of the ILCDR based on the complementary ring oscillator are also studied

Le développement de la technologie SOI CMOS a contribué à l'évolution rapide des systèmes de communication RF/mmW qui jouent un rôle critique dans le déploiement des réseaux 5G. Pour répondre aux objectifs de performance des spécifications 5G, des schémas de modulation complexes utilisent des niveaux de puissance crête sur puissance moyenne (PAPR) élevés générés par l'amplificateur de puissance (PA). Ces niveaux de puissance élevés ont un impact important sur la fiabilité du dispositif en raison des limites en tension de la technologie CMOS moderne. Dans les premières étapes de la conception, des modèles de vieillissement précis peuvent être utilisés pour évaluer le compromis entre les performances et la fiabilité en considérant le profil de mission RF spécifique. Les deux mécanismes de fiabilité CMOS principaux trouvés dans les profils de mission RF PA sont l'injection de porteurs chauds (HCI) et le claquage d’oxyde de grille en état « off » (off-TDDB). La première partie de cette thèse vise à consolider le modèle de vieillissement HCI en utilisant une méthodologie de vieillissement RF/mmW bien établie en effectuant une corrélation modèle-hardware (MHC) dans des conditions de stress DC accélérées et RF 28GHz pour différentes topologies de cellules PA. La MHC, validée pour le transistor PA avant (appelé « fresh ») et après la dégradation, est ensuite utilisée pour effectuer une analyse de sensibilité basée sur la simulation afin d'évaluer l'impact des différents paramètres de carte de modèle sur la précision de la modélisation RF HCI. Les résultats ont montré que la précision du modèle « fresh »et dégradé peut influencer l'estimation de la dégradation RF, ce qui souligne l'importance d'un modèle de dégradation décrit par les effets physiques du transistor. La deuxième partie de cette thèse se concentre sur la validité de l'approche de modélisation RF pour la fiabilité « off-state » (dégradation HCI et TDDB). Une structure de test intégrée générant des formes d'ondes de stress RF off-state à DC, 500 MHz et 1 GHz pour évaluer la dépendance en fréquence dans la modélisation de la fiabilité RF off-state. Une dégradation paramétrique suivant une loi en puissance a été observée suite aux mesures de stress HCI « off-state » en DC et RF (500 MHz et 1 GHz), suggérant la validité de l'approche de modélisation quasi-statique pour la dégradation HCI. D'autre part, la caractérisation off-TDDB RF montrent une augmentation du temps de claquage avec l'augmentation de la fréquence, en particulier un facteur de gain de x2 à 1 GHz par rapport à TDDB DC. Cette étude a ensuite été étendue aux séquences de stress HCI RF « on-state » et « off-state », révélant une interaction négligeable entre les deux mécanismes de dégradation, ce qui donne lieu à une approche de modélisation de dégradation additive. La dernière partie de cette thèse fournit une preuve de concept pour démontrer la compensation du vieillissement d'un PA RF à 28 GHz. Cela s’appuie sur la conception d'une boucle de rétroaction négative pour le contrôle de polarisation adaptatif « body-bias » sur puce en technologie FDSOI qui compense partiellement la dérive de tension de seuil induite par le stress HCI RF
The development of SOI CMOS technology has greatly contributed to the rapid evolution of RF/mmW communication systems which play a critical role in the deployment of 5G networks. To meet the performance targets of 5G specifications, complex modulation schemes use high peak-to-average-power (PAPR) levels that are generated by the power amplifier (PA). The high-power levels, in turn, impact the device reliability due to the voltage handling limits of modern CMOS technology. At early design stages, accurate aging models can be leveraged to assess the trade-off between performance and reliability in consideration of the targeted RF mission profile. The two dominant CMOS reliability mechanisms found in RF PA mission profiles are hot-carrier injection (HCI) and off-state time-dependent dielectric breakdown (off-TDDB). The first part of this thesis aims to consolidate the HCI aging model using well-established RF/mmW aging methodology by performing model-to-hardware correlation (MHC) at accelerated DC and 28GHz RF stress conditions for different PA cell topologies. The MHC, validated for fresh and degraded PA device, is then used to perform a simulation-based sensitivity analysis to evaluate the impact of different model card parameters on the accuracy of RF HCI modeling. The results showed that both fresh and degradation model precision affects the RF degradation estimation, which highlights the significance of a degradation model described by physical effects of the device. The second part of this thesis focuses on the validity of RF modeling approach for off-state reliability (HCI degradation and TDDB). An integrated test structure generating off-state RF stress waveforms at DC, 500MHz and 1GHz to evaluate the frequency dependence in off-state reliability modeling has been designed. Time-power law parametric degradation has been observed in DC and RF (500MHz and 1GHz) off-state HCI stress measurements, suggesting the validity of quasi-static modeling approach for off-state HCI degradation. On the other hand, off-state RF TDDB characterization demonstrate increasing time-to-breakdown with increasing frequency, in particularly a gain factor of x2 at 1GHz compared to DC TDDB. This study was then extended to on and off-state RF HCI stress sequences revealing negligible interaction between the two degradation mechanisms, resulting in an additive degradation modeling approach. The last part of this thesis provides proof of concept to demonstrate aging compensation of a 28GHz RF PA. This is done by implementing the design of a negative feedback loop for on-chip adaptive body bias control in FDSOI technology which partially compensates the threshold voltage drift induced by RF HCI stress

Les techniques d'autotest intégré (BIST) jouent un rôle important dans les circuits analogiques, à signaux mixtes et RF (AMS-RF) afin d'améliorer le rendement des processus nanométriques avancés. Ces circuits remplacent les testeurs AMS-RF très sophistiqués et coûteux. Le générateur de stimuli est l'un des blocs importants des circuits BIST AMS-RF. En particulier, de nombreux tests analogiques-RF nécessitent un signal sinusoïdal de haute qualité comme stimuli de test. L'objectif de cette thèse est de comprendre les défis posés par la génération d'un signal sinusoïdal dans la gamme des GHz et d'atténuer ces défis en utilisant le principe d'annulation harmonique. Dans le principe d'annulation harmonique, un ensemble de signaux périodiques décalés dans le temps sont mis à l'échelle et ajoutés. Dans ce processus, les harmoniques du signal périodique sont annulées et la fréquence fondamentale est conservée à la sortie. Dans ce cas particulier, un générateur de signaux capable d'annuler les harmoniques inférieures à la 11e harmonique est nécessaire. Malgré son efficacité, cette technique est très sensible à la dégradation des performances en raison de l'inadéquation et des variations de processus. Ces variations affectent le décalage temporel et le rapport cyclique (également appelés imprécisions temporelles) du signal, en particulier dans les applications à haute fréquence où un contrôle précis devient de plus en plus difficile. Pour y remédier, une nouvelle architecture d'étalonnage utilise un mécanisme de cellule de retard grossier-fin, qui atténue efficacement l'impact des imprécisions temporelles. L'une des solutions proposées a été fabriquée en utilisant la technologie FDSOI 28 nm de ST et validée. Les résultats des mesures montrent un SFDR supérieur à 60dBc pour des fréquences supérieures à 1 GHz après optimisation, illustrant le potentiel de notre architecture dans l'amélioration de la fiabilité et de l'efficacité de la génération de signaux sinusoïdaux sur la puce pour les circuits intégrés AMS-RF
Built-in self-test (BIST) techniques play an important role in Analog, Mixed-signal, and RF (AMS-RF) circuits so that the yield in advanced nanometric processes can be improved. These circuits replace highly sophisticated and expensive AMS-RF testers. The stimuli generator is one of the important blocks in AMS-RF BIST circuits. In particular, many analog-RF tests require a high-quality sinusoidal signal as test stimuli. The focus of this thesis is to understand the challenges of generating a sinusoidal signal in GHz range and mitigating these challenges using the harmonic cancellation principle. In harmonic cancellation principle, a set of time-shifted periodic signals are scaled and added. In this process, harmonics of the periodic signal are cancelled and the fundamental frequency is retained at the output. Particularly in this case, a signal generator that can cancel the harmonics below the 11th harmonic. Despite its efficiency, this technique is highly susceptible to performance degradation due to mismatch and process variations. These variations affect time-shift and the duty cycle (also called timing inaccuracies) of the signal, particularly in high-frequency applications where precise control becomes increasingly challenging. To address this, a novel calibration architecture employs a coarse-fine delay cell mechanism, which effectively mitigates the impact of timing inaccuracies. One of the proposed solutions was fabricated using ST 28-nm FDSOI technology and validated. The measurement results show an SFDR greater than 60dBc for frequencies greater than 1 GHz after optimization, illustrating the potential of our architecture in enhancing the reliability and effectiveness of on-chip sinusoidal signal generation for AMS-RF integrated circuits

Au cours des dernières décennies, l’industrie des semi-conducteurs a connu une augmentation spectaculaire de la performance des circuits intégrés. La photolithographie, un procédé indispensable à la fabrication des circuits intégrés, requiert désormais une séquence d'étapes de plus en plus complexes, comprenant de nombreux traitements successifs tels que le Self-Aligned Double Patterning (SADP) et le Self-Aligned Quadruple Patterning (SAQP). Au-delà de leur complexité et de l’augmentation des coûts associés, les étapes de patterning engendrent des erreurs d’alignement (Edge Placement Error (EPE)) qui affectent le bon fonctionnement des dispositifs. L’objectif de la thèse est de développer un nouveau procédé de dépôt sélectif topographique (TSD) par une approche en super-cycle « Dépôt/Gravure ». Les avantages d’un dépôt TSD est de réaliser latéralement et directement des espaceurs sur les flancs latéraux des architectures 3D telles que les grilles des transistors CMOS à l’échelle du nanomètre. Cette nouvelle stratégie de fabrication permet tout d’abord d’envisager une réduction du nombre des étapes et d’équipements nécessaires à la structuration, limitant ainsi les EPE potentiellement induites par la photolithographie. Ainsi, elle offre la possibilité de réduire la consommation des surfaces horizontales des transistors 3D, qui est un des éléments critiques à prendre en compte lors de réalisation des espaceurs dans l’intégration des nœuds technologiques avancés. Une preuve de concept du dépôt TSD a fait l’objet de ma thèse grâce à une approche en super-cycle reposée sur l’alternance d’un procédé de dépôt conforme par PE(ALD) suivi par différents procédés de gravure plasma anisotrope dans un seul et même équipement, en utilisant les propriétés physiques et chimiques d’interactions des plasmas avec les matériaux
Over the past decades, the semiconductor industry has witnessed a remarkable increase in the performance of integrated circuits. Photolithography, a crucial process in the manufacturing of integrated circuits, requires an increasingly complex sequence of steps, including various successive treatments such as Self-Aligned Double Patterning (SADP) and Self-Aligned Quadruple Patterning (SAQP). Beyond their complexity and the associated cost escalation, patterning steps can result in alignment errors, known as Edge Placement Error (EPE), which can impact the proper functioning of devices such as transistors. The objective of this thesis is to develop a novel topographical selective deposition (TSD) process using a "Deposition/Etching" super-cycle approach. The advantages of this TSD process include the lateral and direct formation of spacers on the sidewalls of 3D architectures, such as CMOS transistor gates at the nanoscale. This innovative manufacturing approach paves the way for reducing the number of steps and equipment required in the fabrication process, minimizing the potential EPE introduced by photolithography. Consequently, it offers the opportunity to reduce the consumption of horizontal surfaces in 3D transistors, a critical factor in the integration of advanced technological nodes during spacer creation. This work offers a proof of concept of the TSD deposition, using a super-cycle approach that alternates between a conformal deposition process by PE(ALD) and various anisotropic plasma etching processes in the same tool. This approach leverages the physical and chemical properties of plasma interactions with materials

Cette thèse porte sur la conception et le test des premiers circuits CMOS auto-adaptatifs nanométriques dédiés aux applications automobiles, avioniques et aérospatiales, dans des environnements à forte contrainte car soumis à des compromis entre vitesse (performance), consommation (Low Power) et vieillissement (Wearout). Des solutions innovantes ont été développées avec des boucles de régulation dynamiques pour optimiser la consommation des différents éléments (niveau de conception) et des blocs (système), tout en assurant leur bon fonctionnement. La validation des solutions a été réalisée étape par étape dans la chaîne de conception, en se concentrant d'abord sur le développement d'un premier démonstrateur en technologie CMOS (M40) 40 nm pour les applications automobiles de STMicroelectronics. Différentes manières d'anticiper les erreurs ont été comparées en conservant la détection de retard IS2M dans les chemins critiques. Une modélisation théorique des boucles de contrôle a abouti à un outil de simulation basé sur des chaînes de Markov discrètes dans le temps (DTMC). Cette modélisation a été confrontée avec succès à des mesures de silicium démontrant que les solutions sélectionnées offraient une réduction de la puissance consommée par 2 avec des performances et une fiabilité égales. Dans la dernière partie, les solutions proposees sont testees sur un demonstrateur CMOS FDSOI 28nm, afin de valider la pertinence de l'adaptation dynamique (D-ABB) dans les tensions d'alimentation et de face
This thesis deals with the design and testing of the first self-adaptive nanoscale CMOS circuits dedicated to automotive, avionics and aerospace applications, under high stress environment because they are subject to the trade-off between speed (performance), consumption (Low Power) and aging (Wearout). Innovative solutions have been developed with dynamic control loops to optimize the consumption of the various elements (design level) and blocks (system), while ensuring their smooth operation. Validation of solutions has been achieved step by step in the design chain, focusing first on the development of a first demonstrator in 40nm CMOS (M40) technology for automotive applications from STMicroelectronics. Various ways of anticipating errors were compared by retaining the IS2M (adjustable time window) delay detection in critical paths as the most efficient for optimization solutions. A theoretical modeling of the control loops has resulted in a simulation tool based on time discrete Markov chains (DTMC). This modeling was successfully confronted with silicon measurements demonstrating that the solutions selected offered a reduction in the power consumed by 2 with equal performance and reliability. In the last part, the high-level hierarchical modeling was applied on several systems / products of 28nm FDSOI CMOS nodes (28FD), in order to validate the relevance of the dynamic adaptation (D-ABB) in supply and face voltages. (VDD, VB). This allowed to prove the validity of the complete methodology by arriving at the precise statistical prediction of the reliability integrating the whole performance-consumption value chain using the advanced simulations

Le récepteur radio logicielle (SDR) est une technique prometteuse pour les futurs récepteurs adaptés à une variété de protocoles. Il numérise le signal RF directement en basse fréquence. Nous proposons un récepteur SDR basé sur un modulateur sigma-delta à temps continu passe-bande (CT BP ). Nous nous concentrons sur les résonateurs RC actifs pour diminuer la surface du circuit. Nous ciblons les applications au voisinage de 400 MHz, à savoir Advanced Research and Global Observation Satellite (ARGOS), Medical Implant Communication Service (MICS), Automobile Keyless system et Industrial, Scientific and Medical (ISM). Nous présentons une nouvelle comparaison détaillée entre le modulateur CT BP à résonateur à deux amplificateurs et le modulateur CT BP à résonateur à un amplificateur. Les deux modulateurs sont conçus à l'aide de transistors MOS en technologie FDSOI-28nm, où nous utilisons la polarisation du caisson pour compenser les variations de processus, de tension et de température
Software defined radio receiver is a promising technique for future receivers which provides a variety of protocols. It digitizes the RF signal directly to low-frequency. We propose an SDR receiver based on a bandpass sigma delta modulator. The most essential element is the loop filter, there are two main configurations, an LC tank resonator and an active RC resonator. We focus on the active RC resonators for a low chip area. We target applications in the vicinity of 400 MHz, namely Advanced Research and Global Observation Satellite, Medical Implant Communication Service. We introduce a new comparison between the two-op-amp resonator CT BP sigma delta modulator and the one-op-amp resonator CT BP sigma delta modulator. We study the sensitivity of the quality factor and the signal to noise ratio to the DC-gain op-amps in two-op-amp resonator sigma delta modulator. It also shows how, in one-op-amp resonator sigma delta modulator, the quality factor and the signal to noise ratio, are very sensitive to any variations in the capacitors values for limited DC-gain op-amps. We establish a mathematical model of the thermal-noise behaviour for two-op-amp resonator CT BP sigma delta modulator. This model matches the circuit simulator results with a good accuracy. Furthermore, we demonstrate that a high quality factor (>100) of the two-op-amp resonators can be achieved by selecting the proper value of the integrator gain at a moderate DC-gain op-amp (35dB). Both sigma delta modulators are designed using flipped-well devices on fully depleted silicon on insulator technology, where we use body biasing to compensate the process, voltage and temperature variations