Dissertations / Theses on the topic 'Dégradation type porteurs chauds'

Ce travail de thèse traite des différents phénomènes de dégradation que peut subir un transistor MOSFET. Les deux modes de dégradation étudiés sont la dégradation par porteurs chauds, HC, et la dégradation NBTI. Dans une première partie, nous étudions de façon détaillée les phénomènes de relaxation caractéristiques des défauts générés par NBTI, afin de mieux comprendre les instabilités qui rendent si complexe la caractérisation de la fiabilité NBTI. Nous examinons, dans une seconde partie, les différentes méthodes de caractérisation du NBTI existantes à ce jour. Il en ressort que la seule technique aujourd’hui valable est la mesure ultra rapide de la tension de seuil évitant les phénomènes de relaxation. Ces études nous ont permis de mieux appréhender les dégradations NBTI en elles-mêmes. Nous avons pu décrire un modèle physique de dégradation NBTI, approuvé sur une vaste gamme de transistors (Tox=23Å jusque Tox=200Å). D’après ce modèle, un double phénomène de génération de défauts est à l’origine de la dérive des paramètres : la rupture d’une liaison Si-H qui génère un état d’interface et un piège à trous dans l’oxyde et le piégeage sur des défauts préexistants (important dans les oxydes fins Tox<32Å). En parallèle nous avons étudié la dégradation par porteurs chauds sur une large gamme de transistors. Cette étude a permis de mettre en avant des phénomènes de dégradation encore peu connus tels que le comportement anormal en température de la dégradation des transistors à basse tension, ou encore les conséquences de l’existence d’un double point chaud sur des structures LDD. La fin de cette thèse présente la relation entre les dégradations statiques, précédemment étudiées, et les dégradations dynamiques qui concernent la plupart des transistors dans leur mode de fonctionnement normal. Cette partie permet notamment de démontrer la contribution non négligeable de la dégradation HC dans la dégradation dynamique de type inverseur, où le temps NBTI est pourtant largement supérieur au temps HC
This thesis work focuses on the different degradation phenomena that can affect a MOSFET. Two degradation modes have been specifically investigated: the Hot Carrier degradation and the NBTI degradation. In the first part, we fully study the relaxation phenomena specific of the defects generated by NBTI. This allows us to further understand the instabilities responsible for the characterization difficulty of the NBTI reliability. We examine in a second part the different existing NBTI characterization methods. It is made clear that, today, the only reliable method is the very fast Vt measurement which avoids any relaxation effect. Thanks to these studies, we have further interpreted the NBTI degradations. We have described a physical model of the NBTI degradation valid for all the studied transistors (Tox=23Å until Tox=200Å). According to this model, a double phenomenon of defect generation is responsible of the parameter shifts: the Si-H bond break which generates an interface state and a hole trap in the near oxide and the trapping on pre-existing defects (higher in thin oxides Tox<32Å). In parallel, we have studied the HC degradation on various transistors. This study has highlighted current degradation phenomena, still not well understood, as the abnormal temperature behavior of the degradation of low voltage transistors, or as the existing of two hot spots and its consequences in specific LDD structures. In the last part, we present the relation between static and dynamic degradations, more representative of the transistor normal conditions of use. This part proves, for example, that the HC contribution is not negligible in the degradation of an inverter gate, despite the fact that the NBTI period is much longer than the HC one

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV
The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

L’avantage de cette architecture FDSOI par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaître des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV
The subject of this thesis developed on four chapters, aims the development of advanced CMOS technology nodes fabricated by STMicroelectronics in terms of speed performance and reliability. The main reliability issues as Bias Temperature Instability (BTI) and Hot-Carriers (HC) degradation mechanisms have been studied in the most recent 28nm and 14nm FDSOI technologies nodes. In the first chapter, we presents the evolution of transistor architecture from the low-power 130-40nm CMOS nodes on silicon substrate to the recent FDSOI technology for 28nm and 14nm CMOS nodes. The second chapter presents the specificity of BTI and HCI degradation mechanisms involved in 28nm and 14nm FDSOI technology nodes. In the third chapter, we have studied the impact of layout effects on device performance and reliability comparing symmetrical and asymmetrical geometries. Finally the trade-off between performance and reliability is studied in the fourth chapter using elementary circuits. The benefit of using double gate configuration with the use of back bias VB in FDSOI devices to digital cells, allows to compensate partially or totally the aging in ring oscillators (ROs) observed by the frequency reduction. This new compensation technique allows to extend device and circuit lifetime offering a new way to guaranty high frequency performance and long-term reliability

L'étude proposée consiste à préciser les processus de dégradation de transistors bipolaires soumis à une contrainte électrique par polarisation inverse, en régime d'avalanche, de la jonction émetteur-base. La finalité est de déterminer les conditions de stabilité de l'émission lumineuse de la jonction afin d'envisager des applications optoélectroniques du composant au silicium. La méthode de caractérisation utilisée consiste à déterminer, au cours du temps et en fonction de la contrainte, l'évolution des paramètres de la jonction (courant inverse de recombinaison, facteur d'idéalité et résistance série) obtenus à partir de la description des caractéristiques courant-tension avec des modèles à deux exponentielles. Les processus de dégradation ainsi que leurs effets aussi bien sur la structure du composant que sur les phénomènes de transport des porteurs ont été précisés. L'analyse des résultats a montré qu'il y a existence de deux périodes de dégradation de paramètres durant le stress électrique, caractérisées par deux taux différents. L'origine de ces périodes a été liée aux phénomènes de libération et de mobilité d'ions hydrogène à l'interface de la jonction émetteur-base et à la modification locale de la structure cristalline. Il est souligné que ces périodes correspondent aux deux phases d'émission lumineuse, d'abord tout le long de la jonction et ensuite en des points très localisés
This work proposed in specifying the processes of bipolar transistors degradation subjected to an electrical stress via avalanche breakdown of the reverse biased emitter-base junction. The finality is to determined the stability conditions of the light emission of the silicon junction in order to consider optoelectronics applications of silicon components. The method of characterization consists to determining, as function of stress time, the evolution of the parameters of the junction (recombination current, ideality factor and series resistances), obtained starting from the description of the current-tension characteristics with a two exponential models. The processes of degradation as their effects as well on the structure of the component as on the phenomena of transport of the carriers were specified. The analysis of the results showed that there is two periods existence of parameters degradation during the electrical stress, characterized by two different rates. The origin of these periods was related to the phenomena of release and of mobility of hydrogen ions to the interface of the emitter-base junction. These two intervals introduced by the differentiation of the evolution of junction parameters during stress correspond to the changes of the light emission observed all along the entire junction before it concentrated into localised junction sites

La miniaturisation des dernières technologies s’est effectuée à tension d’alimentation quasi constante. Cela se traduit par une augmentation du champ latéral du transistor MOSFET. Un risque important réapparaît en terme de fiabilité : la dégradation par porteurs chauds (HC). Pour garantir le meilleur compromis entre fiabilité et performance, il est important de comprendre toutes les causes physiques de la dégradation par porteurs chauds. Grâce à une étude menée pour des conditions de polarisation et de température variées, sur différentes épaisseurs d’oxyde et longueurs de canal, nous avons mis en place un formalisme physique s’appuyant à la fois sur l’énergie et le nombre de porteurs. Cette double dépendance se traduit par une compétition entre trois modes de dégradations, dominant chacun à leur tour en fonction de la gamme d’énergie des porteurs. A forte énergie, la dégradation s’explique par l’interaction d’un seul porteur avec une liaison Si-H (mode 1). Mais quand l’énergie des porteurs diminue, leur nombre est prépondérant tout d’abord pour l’interaction entre porteurs EES (mode 2) et surtout à très basse énergie, où nous avons montré que la dégradation peut être importante à cause d’interactions multiples entre les « porteurs froids » du canal et les liaisons d’interface (mode 3). On parle alors d’excitation multivibrationnelle des liaisons. Ce nouveau modèle assure une meilleure extrapolation de la durée de vie dans les conditions nominales. Appliqué à la dégradation sous signaux digitaux, il permet une estimation rigoureuse du rapport entre les dégradations en courant alternatif et continu (AC-DC) ainsi que l’élaboration de nouvelles consignes concernant les effets de fréquence, de charge et de temps de montée des signaux. Enfin, intégré au simulateur de Design-in Reliability, il autorise une simulation précise de la dégradation par porteurs chauds de blocs de circuits
In the last technologies, dimension reduction is performed at constant bias which means an increase of the MOSFET lateral electrical field. Reliability risks in term of hot carriers are coming back. It is very important to understand the hot carrier degradation physical root causes to insure the best compromise between performance and reliability. After studying numerous stress biases, temperatures, oxide thicknesses and lengths, we established a new physical formalism based on both carrier energy and number. This double effect translates in a three degradation mode competition dominated by each of the modes depending on the energy range. At high energy, the degradation is due to a single carrier interaction with Si-H bonds (mode 1). But when the energy decreases, carrier number begins to dominate first trough Electron-Electron interactions (mode 2) and particularly at very low energy where we put forward that degradation increases due to bond multiple vibrational excitation with cold carriers (mode 3). This new modelling allows a better lifetime extrapolation at nominal biases. Applied to degradation under digital signals, it also enables a rigorous estimation of the degradation ratio between alternative and continuous current (AC-DC). Then new design guidelines concerning frequency, fanOut and rise time have been evidenced. Finally, this new modelling is now included in Design-in Reliability simulators to know precisely circuit bloc hot carrier degradation

Il a ete mis au point un programme permettant de calculer les parametres de transport par resolution de l'equation de boltzmann dans le si-n. Une etude de l'influence de la degenerescence a montre que celle-ci jouait un role negligeable pour les dopages utilises au cours de cette etude. L'introduction de la generation recombinaison dans le programme a permis de calculer l'evolution de la fraction ionisee en regime de porteurs chauds et de mettre en evidence que le regime transitoire est fortement modifie. Dans une derniere partie, l'equation de boltzmann a ete resolue en tenant compte d'une dimension dans l'espace reel, ce qui permet d'etudier, de maniere precise, l'etalement d'un paquet de porteurs et d'en deduire le coefficient de diffusion. Les comparaisons avec l'experience ont permis de valider les differentes parties de ce programme

Ce memoire est consacre a la caracterisation et a l'analyse de la degradation engendree par les injections de porteurs chauds dans les transistors mos submicroniques et mesoscopiques. Le premier chapitre decrit les principes de base du fonctionnement du transistor mos en insistant sur les effets de canaux courts et, plus particulierement, sur les phenomenes de generation et injection de porteurs chauds dans l'oxyde de grille. Differentes methodes de caracterisation de la degradation induite sont ensuite resumees et comparees dans un deuxieme chapitre, ceci tout en soulignant le caractere inhomogene de la zone de defauts. Le troisieme chapitre presente une analyse du vieillissement de transistors mos submicroniques issus de filieres cmos avancees. L'etude menee sur une large gamme de longueurs de canal (0,4 m a 2 m) a permis de reveler de nouveaux modes de defaillance qui se manifestent avec la reduction des dimensions et, par suite, de predire a chaque instant le parametre le plus sensible au vieillissement. La comparaison des degradations induites dans les transistors n- et p-mos par des contraintes statiques, alternees et dynamiques, a confirme les differents mecanismes de defaillance et permis de definir une procedure pour la qualification en porteurs chauds des filieres cmos. Le dernier chapitre repose sur l'analyse des performances de transistors n-mos ultra-courts (l=0,1 m). De nouveaux phenomenes de transport ont ete mis en evidence ainsi qu'une zone de defauts uniforme apres injection de porteurs chauds. Enfin, nos resultats montrent pour ces dispositifs une duree de vie superieure a 10 ans, ce qui permet d'etre tout a fait optimiste pour une utilisation future

Dans la premiere partie de ce travail, nous avons etudie l'effet de prendre un modele inelastique d'interaction avec les phonons acoustiques (a temperature basse (77 k et 110 k) sur la fonction de distribution et les parametres de transport dans le silicium dope au bore (si-p). Une comparaison a ete faite avec des resultats theoriques (utilisant un modele elastique) et experimentaux (obtenus au laboratoire). Dans la seconde partie, nous avons introduit les termes de generation-recombinaison dans l'equation de boltzmann et formule une equation supplementaire donnant l'evolution du nombre de porteurs pieges (sur les impuretes non ionisees). Nous avons resolu ce systeme d'equations couplees d'une maniere directe par la methode transitoire et par la methode stationnaire. Une comparaison des resultats obtenus a ete faite avec des resultats theoriques donnes dans la litterature et experimentaux (obtenus au laboratoire) toujours dans le cas du si-p

Au sein de la course industrielle à la miniaturisation et avec l’augmentation des exigences technologiques visant à obtenir plus de performances sur moins de surface, la fiabilité des transistors MOSFET est devenue un sujet d’étude de plus en plus complexe. Afin de maintenir un rythme de miniaturisation continu, des nouvelles architectures de transistors MOS en été introduite, les technologies conventionnelles sont remplacées par des technologies innovantes qui permettent d'améliorer l'intégrité électrostatique telle que la technologie FDSOI avec des diélectriques à haute constante et grille métal. Malgré toutes les innovations apportées sur l’architecture du MOS, les mécanismes de dégradations demeurent de plus en plus prononcés. L’un des mécanismes le plus critique des technologies avancées est le mécanisme de dégradation par porteurs chauds (HCI). Pour garantir les performances requises tout en préservant la fiabilité des dispositifs, il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor élémentaire. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradations HCI des transistors 28nm FDSOI. Basé sur l’énergie des porteurs, le modèle en tension proposé dans ce manuscrit permet de prédire la dégradation HC en tenant compte de la dépendance en polarisation de substrat incluant les effets de longueur, d’épaisseur de l’oxyde de grille ainsi que l’épaisseur du BOX et du film de silicium. Ce travail ouvre le champ à des perspectives d’implémentation du model HCI pour les simulateurs de circuits, ce qui représente une étape importante pour anticiper la fiabilité des futurs nœuds technologiques
As the race towards miniaturization drives the industrial requirements to more performances on less area, MOSFETs reliability has become an increasingly complex topic. To maintain a continuous miniaturization pace, conventional transistors on bulk technologies were replaced by new MOS architectures allowing a better electrostatic integrity such as the FDSOI technology with high-K dielectrics and metal gate. Despite all the architecture innovations, degradation mechanisms remains increasingly pronounced with technological developments. One of the most critical issues of advanced technologies is the hot carrier degradation mechanism (HCI) and Bias Temperature Instability (BTI) effects. To ensure a good performance reliability trade off, it is necessary to characterize and model the different failure mechanisms at device level and the interaction with Bias Temperature Instability (BTI) that represents a strong limitation of scaled CMOS nodes. This work concern hot carrier degradation mechanisms on 28nm transistors of the FDSOI technology. Based on carrier’s energy, the energy driven model proposed in this manuscript can predict HC degradation taking account of substrate bias dependence (VB) including the channel length effects (L), gate oxide thickness (TOX) , back oxide BOX (TBox) and silicon film thickness (TSI ). This thesis opens up new perspectives of the model Integration into a circuit simulator, to anticipate the reliability of future technology nodes and check out circuit before moving on to feature design steps

L'étude de la fiabilité représente un enjeu majeur de la qualification des technologies de l'industrie de la microélectronique. Elle est traditionnellement étudiée en suivant la dégradation des paramètres des transistors au cours du temps, qui sert ensuite à construire des modèles physiques expliquant le vieillissement des transistors. Nous avons fait le choix dans ces travaux d'étudier la fiabilité des transistors à l'échelle microscopique, en nous intéressant aux mécanismes de ruptures de liaisons atomiques à l'origine de la création des défauts de l'oxyde de grille. Nous avons tout d'abord identifié la nature des défauts et modéliser leurs dynamiques de capture de charges afin de pouvoir reproduire leur impact sur des mesures électriques complexes. Cela nous a permis de développer une nouvelle méthodologie de localisation des défauts, le long de l'interface Si-SiO2, ainsi que dans le volume de l'oxyde. La mesure des dynamiques de créations de défauts pour des stress de type porteurs chauds et menant au claquage de l'oxyde de grille nous a permis de développer des modèles de dégradation de l'oxyde, prédisant les profils de défauts créés à l'interface et dans le volume de l'oxyde. Nous avons enfin établi un lien précis entre l'impact de la dégradation d'un transistor sur la perte de fonctionnalité d'un circuit représentatif du fonctionnement d'un produit digital.L'étude et la modélisation de la fiabilité à l'échelle microscopique permet d'avoir des modèles plus physiques, offrant ainsi une plus grande confiance dans les extrapolations de durées de vie des transistors et des produits
Reliability study is a milestone of microelectronic industry technology qualification. It is usually studied by following the degradation of transistors parameters with time, used to build physical models explaining transistors aging. We decided in this work to study transistors reliability at a microscopic scale, by focusing on atomic-bond-breaking mechanisms, responsible of defects creation into the gate-oxide. First, we identified defects nature and modeled their charge capture dynamics in order to reproduce their impact on complex electrical measurements degradation. This has allowed us developing a new methodology of defects localization, along the Si/SiO2 interface, and in the volume of the gate-oxide. Defects creation dynamics measurement, for Hot Carrier stress and stress conditions leading to the gate-oxide breakdown, has allowed us developing gate-oxide degradation models, predicting generated defect profiles at the interface and into the volume of the gate-oxide. Finally, we established an accurate link between a transistor degradation impact on circuit functionality loss.Reliability study and modeling at a microscopic scale allows having more physical models, granting a better confidence in transistors and products lifetime extrapolation

Depuis l'avènement des modules de puissance à état solide dans les radars, la longueur de pulse et le rapport cyclique n'ont cessé d'augmenter afin d'accroître les performances du radar. Ces fortes exigences de fonctionnement ont augmenté la quantité de contraintes appliquées aux transistors et ont un impact direct sur leurs temps de vie. Une connaissance approfondie de cet impact est nécessaire pour une meilleure estimation de la fiabilité des modules et des transistors qui la composent. C'est pour toutes ces raisons qu'une étude a été engagée pour élaborer de nouvelles méthodes d'investigations de la fiabilité des composants RF de puissance en condition de fonctionnement Radar pulsé. Par conséquent, ce travail présente un banc de fiabilité innovant, dédié spécifiquement à des tests de vie sur des composants RF de puissance sous des conditions de pulse RF pour une application radar. Un transistor RF LDMOS a été retenu pour nos premiers tests en vieillissement accélérés. Une caractérisation électrique complète (I-V, C-V et RF) a été effectuée. Ainsi, un examen complet de ces paramètres électriques critiques est exposé et analysé. Toutes les dérives des paramètres électriques après un vieillissement accéléré sont étudiées et discutées. D'après l'analyse de ces résultats, on constate que plus la température est basse, plus les dérives des paramètres électriques significatives sont imùportantes. Finalement, le mécanisme de dégradation proposé pour le RF LDMOS est, par conséquent, la création d'états d'interface par les porteurs chauds (pièges). De plus, plus d'états d'interfaces sont générés à température basse, en raison d'un phénomène d'ionisation par impact. C'est la raison pour laquelle les dégradations électriques sont plus fortes à 10°C.

Les diodes à avalanche à photon unique (SPAD) sont utilisées pour les capteurs à temps de vol afin de déterminer la distance d'une cible. Cependant, ils sont sujets à des déclenchements parasites par des porteurs de charge générés de manière parasitaire, quantifiés en tant que taux de comptage dans l’obscurité (DCR), ce qui peut compromettre la précision de la distance mesurée. Pour résoudre ce problème, une méthodologie de simulation a été mise en place pour évaluer le DCR. Cela est réalisé en simulant la probabilité de claquage d'avalanche, intégrée avec le taux de génération de porteurs de charge à partir de défauts. Cette méthodologie permet d'identifier les sources potentielles de DCR avant stress. Pour garantir l'intégrité des mesures de distance sur une longue période, il est nécessaire de prédire le niveau de DCR dans diverses conditions d'exploitation. La méthodologie de simulation susmentionnée est utilisée pour identifier les sources potentielles de DCR après stress. Pour un modèle cinétique précis de dégradation de type porteurs chauds (HCD), il est essentiel de considérer non seulement la distribution d'énergie des porteurs, mais également la distribution de l'énergie de dissociation de la liaison Si-H à l'interface Si/SiO2. La probabilité de dissociation d'ionisation d'impact est utilisée pour modéliser le processus de création de défauts, qui présente une dépendance temporelle sous-linéaire en raison de l'épuisement progressif des précurseurs de défauts. Une mesure précise de la distance nécessite de distinguer le signal du bruit ambiant et du plancher de DCR. L'impact de DCR peut être estimé en considérant la réflectance de la cible et les conditions d'éclairage ambiant. En résumé, ce travail utilise une méthodologie de caractérisation et de simulation approfondie pour prédire le DCR dans les dispositifs de type SPAD le long de sa durée de vie, permettant ainsi d'évaluer son impact sur les mesures de distance
Single-Photon Avalanche Diode (SPAD) are used for Time-of-Flight (ToF) sensors to determine distance from a target by measuring the travel time of an emitted pulsed signal. These photodetectors work by triggering an avalanche of charge carriers upon photon absorption, resulting in a substantial amplification which can be detected. However, they are subject to spurious triggering by parasitic generated charge carriers, quantified as Dark Count Rate (DCR), which can compromise the accuracy of the measured distance. Therefore, it is crucial to identify and eliminate the potential source of DCR. To tackle this issue, a simulation methodology has been implemented to assess the DCR. This is achieved by simulating the avalanche breakdown probability, integrated with the carrier generation rate from defects. The breakdown probability can be simulated either in a deterministically, based on electric-field streamlines, or stochastically, by means of drift-diffusion simulation of the random carrier path. This methodology allows for the identification of the potential sources of pre-stress DCR by comparing simulation results to experimental data over a wide range of voltage and temperature. To ensure the accuracy of distance range measurements over time, it is necessary to predict the DCR level under various operating conditions. The aforementioned simulation methodology is used to identify the potential sources of post-stress DCR by comparing simulation results to stress experiments that evaluate the principal stress factors, namely temperature, voltage and irradiance. Furthermore, a Monte-Carlo study has been conducted to examine the device-to-device variation along stress duration. For an accurate Hot-Carrier Degradation (HCD) kinetics model, it is essential to consider not only the carrier energy distribution function but also the distribution of Si−H bond dissociation energy distribution at the Si/SiO2 interface. The number of available hot carriers is estimated from the carrier current density according to the carrier energy distribution simulated by means of a full-band Monte-Carlo method. The impact-ionization dissociation probability is employed to model the defect creation process, which exhibits sub-linear time dependence due to the gradual exhaustion of defect precursors. Accurate distance ranging requires distinguishing the signal from ambient noise and the DCR floor, and ensuring the target’s accumulated photon signal dominates over other random noise sources. An analytical formula allows to estimate the maximum distance ranging using the maximum signal strength, ambient noise level, and confidence levels. The impact of DCR can be estimated by considering the target’s reflectance and the ambient light conditions. In a nutshell, this work makes use of a in-depth characterization and simulation methodology to predict DCR in SPAD devices along stress duration, thereby allowing the assessment of its impact on distance range measurements

L'intégration de plus en plus importante des composants exige une diminution de l'épaisseur d'oxyde qui est à l'origine de courants de fuite de grille entraînant la dégradation des technologies CMOS. Nous touchons actuellement aux limites physiques des couches de silice, alors que les matériaux susceptibles de remplacer la silice ne sont toujours pas opérationnels, il est donc capital de mettre en évidence et de caractériser les processus de dégradation mis en jeu lors de l'utilisation même des composants. Sur des structures MOS d'épaisseur d'oxyde inférieure à 3nm, nous avons suivi la dégradation du courant de fuite de grille (LVSILC) et de l'interface Si/SiO2, sous différentes contraintes électriques. A partir de nos résultats, nous avons montré que l'augmentation du LVSILC n'était pas due simplement à l'augmentation des états d'interface mais qu'il pouvait y avoir une contribution de pièges dans l'oxyde, induit par la libération d'espèces hydrogénées dans le volume de l'oxyde.

L’industrie microélectronique arrive à concevoir des transistors atteignant dimensions de l’ordre de la dizaine de nanomètres. Et ce faisant elle tend atteindre ses limites en terme de réduction des dimensions des transistors CMOS. Or à ces dimensions, la fiabilité et la variabilité des dispositifs prennent une ampleur critique en ce qui concerne les prédictions de durée de vie et de garantie des composants. Parmi les aspects critiques, la dégradation NBTI (Négative Bias Temperature Instability) représente l’un des plus gros défis en termes de fiabilité. Cette dégradation tire son origine d’un piégeage de charge dans l’oxyde de grille et est responsable pour une grande partie de la dégradation des transistors. A l’aide d’un important travail expérimental, nous avons caractérisé à l’aide de mesure rapide les cinétiques de dégradation et de relaxation de la dégradation NBTI, puis nous avons travaillé sur la modélisation des phases de stress et de relaxation. Nous sommes parvenues à créer un modèle pour le stress et la relaxation que nous avons éprouvé sur un certain nombre de nœuds technologiques allant du 14nm FDSOI au 180nm Bulk. Nous avons aussi évalué l’impact de certains changements de procédées de fabrication sur la dégradation NBTI.Enfin nous proposons une étude poussée de la variabilité induite par le NBTI et du modèle DCM (Defect centric Model) permettant de modéliser cette variabilité. Nous proposons alors une correction mathématique de ce modèle, et la possibilité de le réécrire afin de pouvoir l’utiliser pour un plus grand nombre de défauts. Enfin nous mettrons ce modèle en échec sur les prédictions qu’il fait de défauts et nous proposons un nouveau modèle sous la forme d’un DCM à deux défauts ou DDCM (Dual Defect Centric Model).Mots-clés : Microélectronique, FDSOI, Bulk, variabilité, NBTI, caractérisation électrique, modélisation
The microelectronics industry is able to design transistors reaching dimensions of the order of ten nanometers. And doing this, we reaching the limits in terms of size reduction of CMOS transistors. At these dimensions, the reliability and variability of the devices is critical in terms of lifetime prediction and component warranty. Among the critical aspects, NBTI (Negative Bias Temperature Instability) degradation represents one of the biggest challenges in terms of reliability. This degradation coming from a charge trapping in the gate oxide is responsible for a large part of the degradation of the transistors. Performing a huge experimental work based on the characterization of the kinetic of degradation and relaxation of the NBTI degradation with rapid measurements, allowing us to work on the modeling of the stress and relaxation phases of NBTI degradation. We have successfully create a model for stress and relaxation of the NBTI degradation. These models were then tested on several technological nodes from 14nm FDSOI to 180nm Bulk. We also study the impact of some process changes on NBTI degradation. Finally, we propose a detailed study of the variability induced by the NBTI and the DCM model (Defect centric Model) allowing to model this variability. We also propose a mathematical correction of this model but also another mathematical expression of this model allowing to use it for a large number of defects. Enfin, nous prouvons que DCM est défectueux dans sa prédiction du nombre de défauts et nous proposons un nouveau modèle sous la forme d'un DCM avec deux défauts ou DDCM (Dual Defect Centric Model)

L'électroluminescence (EL) de isolants polymères est étudiée car elle peut permettre d'approcher les phénomènes de vieillissement électrique en fournissant la signature optique d'espèces excitées sous champ électrique. Le vieillissement et la rupture diélectrique dans les isolants polymères est d'un intérêt fondamental pour les chercheurs, concepteurs et fabricants de dispositif du génie électrique. À cet égard, les décharges partielles (DPs) sont un des principaux processus conduisant au vieillissement et à la défaillance des isolants. Cependant, avec le développement des matériaux et procédés, les DPs sont évitées dans certaines situations, par exemple, les câbles haute tension, les condensateurs, etc. Par conséquent, le besoin reste prégnant pour la compréhension des mécanismes de dégradation électrique sous forte contrainte électrique, qui peut être initiée par des porteurs énergétiques. Dans ce travail, l'EL, la cathodoluminescence (CL) excitée sous faisceau d'électrons, ainsi que d'autres techniques de luminescence ont été appliquées à la caractérisation de polyoléfines et d'autres polymères isolants. Afin de comprendre la formation d'excitons dans des films minces de Polypropylène (PP) et Polyéthylène (PE), la dépendance en champ de l'EL et du courant sous contrainte continue, et de l'EL et de sa résolution selon la phase sous contrainte AC, sont étudiées. Les spectres d'EL du PP et du PE ont le même pic principal à environ 570 nm, ce qui implique des structures et des défauts chimiques similaires pour les deux matériaux, et le même processus de dégradation. Le pic principal peut être complété par une émission à environ 750 nm dominante à faible champ. L'impact de la nature des électrodes a été étudiée sur du PEN pour comprendre l'origine de l'émission dans le rouge. A travers la dépendance en champ de l'EL et sa résolution selon la phase avec des métallisations or et ITO, on montre que l'émission dans le rouge est liée à la nature des électrodes et correspond à l'excitation de plasmons de surface ou d'états d'interface. Une étude plus approfondie est effectuée sur la cathodoluminescence d'isolants polymères. Des couches minces de PP, PE, ainsi que de Polyethylene Naphthalate (PEN) et de Polyether Ether Ketone (PEEK) ont été irradiés par faisceau d'électrons jusqu'à 5 keV. Nous avons pu reconstruire les spectres de CL et d'EL du PE et du PP à partir de quatre composants élémentaires: fluorescence, chimiluminescence, luminescence induite par recombinaison, et composante principale du spectre d'EL à 570nm décrite plus haut et considérée comme signature du vieillissement. Pour la première fois, la nature de l'EL et de la CL de polyoléfines est décomposée en quatre composantes de base avec des contributions relatives différentes. L'identification de ces composantes spectrales est utile pour interpréter la luminescence de polyoléfines et autres isolants polymères, et établir les liens entre distribution de charge d'espace et vieillissement diélectrique. A travers ces recherches sur l'EL et la CL dans plusieurs isolants polymères, i.e. polyoléfines ou polyesters, la formation d'excitons et les processus de relaxation d'énergie sous contrainte électrique et électrons énergétiques sont mis en évidence. Surtout, l'analyse en composantes spectrales et la reconstruction des spectres donne accès aux mécanismes d'excitation de la luminescence et à une corrélation avec le vieillissement électrique. A l'avenir, les mesures de luminescence peuvent devenir une méthode standard pour sonder et analyser les isolants polymères
Electroluminescence (EL) of insulating polymers is a subject of great interest because it is associated with electrical ageing and could provide the signature of excited species under electric field. Electrical ageing and breakdown in insulating polymers is of fundamental interest to the researchers, the design engineers, the manufacturers and the customers of electrical apparatus. In this respect, Partial Discharge (PD) is a harmful process leading to ageing and failure of insulating polymers. However, with the development of the materials and apparatus, PDs can be weakened or avoided in some situations, e.g. extra high voltage cables, capacitors, etc. Therefore, there is urgent demand for understanding electrical degradation mechanisms under high electric field, which can be triggered by energetic charge carriers. In this work, Electroluminescence, EL, and cathodoluminescence, CL, excited under electron beam, along with other luminescence-family techniques are carried out for probing polyolefins and other insulating polymers. In order to uncover the excitons formation in Polypropylene (PP) and Polyethylene (PE) thin films, the field dependence of EL and current under DC stress and field dependence of EL and phase-resolved EL under AC stress, are investigated. The EL spectra of both PP and PE have the same main peak at approximately 570 nm, pointing towards similar chemical structures and defects in both polyolefins, and same route to degradation. This main peak can be complemented by an emission at approximately 750 nm dominating at low field. Electrode effect on the EL of Polyethylene Naphthalte (PEN) was investigated to understand the origin of the red emission at 750 nm. Through field dependence of EL and phase-resolved EL of Au or ITO electrodes, we proved the red component is due to the nature of electrode, more precisely Surface Plasmons and/or interface states. Further thorough study was carried out on cathodoluminescence of insulating polymers. Thin films of PP, PE, along with Polyethylene Naphthalate (PEN) and Polyether Ether Ketone (PEEK) were irradiated under electron beam up to 5 keV to be excited. We could reconstruct EL and CL spectra of both PE and PP using four elementary components: i.e. Fluorescence, Chemiluminescence, Recombination-induced Luminescence, and main component of the EL spectrum at 570 nm reported above and constituting an ageing marker. For the first time the nature of both EL and CL in polyolefins is uncovered, containing four basic components with different relative contributions. Identification of these spectral components is helpful to interpret the nature of light emission from polyolefins and other insulating polymers and to bridge the gap between space charge distribution and electrical ageing or breakdown. Through researches on EL and CL in several insulating polymers, i.e. polyolefins and a polyester, excitons formation and relaxation processes under electric stress and kinetic electrons are evidenced. More importantly, the spectral components analyses and reconstruction uncovers the nature of luminescence and its correlation to electrical ageing. In the future, luminescence measurement can be developed to be a standard method to probe and analyze insulating polymers

Nous étudions un mélangeur d'ondes térahertz (THz) réalisé avec le supraconducteur à haute température critique YBaCuO en couches ultraminces (10 à 50 nm). Le travail vise à concevoir un démonstrateur portable pour la détection hétérodyne térahertz passive, avec une cryogénie simplifiée à 60-80 kelvin (projet ANR MASTHER).Le principe de détection est le bolomètre à électrons chauds (HEB) jusqu'à présent développé avec des supraconducteurs à basse température critique. L'effet HEB est mis en ¿uvre dans une constriction en YBaCuO (quelques centaines de nm de dimensions latérales). Cette structure conduit à un détecteur THz sensible et rapide (bande passante instantanée de 100 GHz). Le rayonnement THz est couplé à la constriction par une antenne planaire large bande.En premier lieu, les échanges thermiques entre réservoirs d'électrons et de phonons (YBaCuO et son substrat) sont modélisés. Nous établissons ainsi les conditions optimales pour le HEB en termes de dimensions de la constriction et de puissance de l'oscillateur local requises pour un mélange performant (gain et bruit). Par rapport aux modèles antérieurs, nous introduisons une approche de "point chaud" nouvelle incluant l'influence de la fréquence THz dans YBaCuO, ainsi que l'adaptation d'impédance entre la constriction et l'antenne. En second lieu, nous décrivons l'optimisation des étapes de micro-fabrication des HEB, en particulier les lithographies électronique et optique, pour obtenir des constrictions de 300 nm de côté. De premiers dispositifs ont été testés en détection directe infrarouge. Les performances entre des couches d'YBaCuO ultraminces préparées suivant différentes techniques sont comparées
We report on the development of a terahertz (THz) wave mixer made from high critical temperature superconducting YBaCuO ultrathin films (10 to 50 nm). The work is part of the MASTHER ANR project aiming at a portable demonstrator for passive terahertz heterodyne detection, implementing simplified cryogenics (60 to 80 kelvin). The detection principle is that of the hot electron bolometer (HEB) so far mainly developed with low critical temperature superconductors. The HEB effect is implemented in an YBaCuO constriction (a few hundred nm in lateral dimensions). This structure can lead to a sensitive and fast THz detector (theoretical instantaneous bandwidth of 100 GHz). The THz radiation is coupled to the YBaCuO constriction by means of a wideband planar antenna. The new aspects first concern the modeling of heat exchange between electrons and phonons reservoirs (YBaCuO and its substrate). Our results establish the optimum operating conditions in terms of dimensions of the constriction and the local oscillator power required for high performance THz mixing (conversion gain and noise temperature). We are introducing in particular a new "hot spot" modeling approach, which takes into account the influence of the terahertz frequency in the YBaCuO material and the impedance matching between the antenna and the constriction. Second, we have developed and optimized the HEB micro-fabrication process in clean room, especially the electronic and optical lithography steps, to obtain constrictions of 300 nm lateral size. Our first devices have been tested by direct detection in the infrared. The performance between YBaCuO ultrathin films prepared using various techniques are compared

Le sujet de cette thèse est l’analyse de la fiabilité des transistors bipolaires à hétérojonction SiGe:C et descircuits intégrés associés. Dans ce but, un modèle compact prenant en compte l’évolution des caractéristiquesdes transistors SiGe:C a été développé. Ce modèle intègre les lois de vieillissement des mécanismes dedéfaillance des transistors identifiés lors des tests de vieillissement. Grâce aux simulations physiques TCADcomplétées par une analyse du bruit basses fréquences, deux mécanismes de dégradations ont été localisés. Eneffet, selon les conditions de polarisation, des porteurs chauds se retrouvent injectés aux interfaces dutransistor. Ces porteurs chauds ont suffisamment d’énergie pour dégrader l’interface en augmentantprogressivement leurs densités de pièges. L’une des deux interfaces dégradées se situe au niveau del’’’espaceur’’ émetteur-base dont l’augmentation de la densité de piège dépend des porteurs chauds créés parionisation par impact. L’autre interface dégradée se situe entre le silicium et le STI dont l’augmentation dedensité de pièges dépend des porteurs chauds générés par ionisation par impact et/ou par génération Auger.En se basant sur ces résultats, une loi de vieillissement a été incorporée dans le modèle compact HICUM. Enutilisant ce modèle, l’étude de l’impact des mécanismes de défaillance sur un circuit amplificateur faible bruit aété menée. Cette étude a montré que le modèle compact intégrant les lois de vieillissement offre la possibilitéd’étudier la fiabilité d’un circuit complexe en utilisant les outils de conception standard permettant ainsi dediminuer le temps de conception global
The SiGe:C HBT reliability is an important issue in present and future practical applications. To reduce the designtime and increase the robustness of circuit applications, a compact model taking into account aging mechanismactivation has been developed in this thesis. After an aging test campaign and physical TCAD simulations, onemain damage mechanism has been identified. Depending on the bias conditions, hot carriers can be generatedby impact ionization in the base-collector junction and injected into the interfaces of the device where trapdensity can be created, leading to device degradation. This degradation mechanism impacting the EB/spacerinterface has been implemented in the HICUM compact model. This compact model has been used to performreliability studies of a LNA circuit. The CPU simulation time is not impacted by the activation of the degradationcompact model with an increase in computation time lower than 1%. This compact model allows performing areliability analysis with conventional circuit simulators and can be used to assist the design of more robustcircuits, which could help in reducing the design time cycle
L’affidabilità dei transistori a eterogiunzione SiGe:C è un aspetto molto importante nella progettazione circuitale,sia per le tecnologie attuali che per quelle in fase di sviluppo. In questo lavoro di tesi è stato sviluppato un modellocompatto in grado di descrivere i principali meccanismi di degrado, in modo da contribuire alla progettazione dicircuiti relativamente più robusti rispetto a tali fenomeni, ciò che potrebbe favorire una riduzione dei tempi diprogetto. A seguito di una campagna sperimentale e di un’analisi con tecniche TCAD, è stato identificato unmeccanismo principale di degrado. In particolari condizioni di polarizzazione, i portatori ad elevata energiagenerati per ionizzazione a impatto nella regione di carica spaziale, possono raggiungere alcune interfacce deldispositivo e ivi provocare la formazione di trappole. Solo la generazione di trappole relativa allo spaceremettitore-base è stata considerata nella formulazione del modello, essendo il fenomeno più rilevante. Ilmodello è stato utilizzato per effettuare alcuni studi di affidabilità di un amplificatore a basso rumore. Il tempocomputazionale non è significativamente influenzato dall’attivazione del modello di degrado, aumentando solodell’1%. Il modello sviluppato è compatibile con i comuni programmi di simulazione circuitale, e può essereimpiegato nella progettazione di circuiti con una migliore immunità rispetto ai fenomeni di degrado,contribuendo così a un riduzione dei tempi di progetto