Dissertations / Theses on the topic 'Contremesure'

Les missions spatiales et les études de simulation par alitement prolongé ont montré que l’inactivité physique induite par la microgravité affecte l’ensemble des systèmes physiologiques chez l’humain. En condition d’alitement prolongé notre laboratoire (UMR7178, IPHC, DEPE, Strasbourg) a montré que l’adaptation métabolique était proche de celle retrouvée dans le syndrome métabolique associé, dans la population générale, à de nombreuses pathologies. Une hypothèse a été émise pour décrire la cascade des événements entraînant les dérèglements métaboliques en microgravité simulée. Cette cascade d’adaptations aurait pour conséquence le développement d’un état d’inflexibilité métabolique, définie comme une incapacité à ajuster l’utilisation des nutriments comme substrats aux changements de disponibilité des nutriments et dont la compréhension reste toutefois incomplète. Lors de ce projet de thèse, nous nous sommes attachés à caractériser le syndrome d’inflexibilité métabolique chez l’Humain à travers l’investigation clinique de l’état musculaire, de l’inflammation et du stress oxydant, de la sensibilité à l’insuline et de l’oxydation des substrats énergétiques au cours d’une étude de preuve de concept et d’une étude de simulation de microgravité de 60 jours. Sur la base d’études récentes démontrant l’impact de compléments nutritionnels sur les adaptations métaboliques associées à de nombreuses maladies métaboliques chroniques, une étude de preuve de concept a permis de tester l’efficacité d’un cocktail nutritionnel composé de polyphénols, d’oméga-3, de vitamine E et de sélénium. La supplémentation a permis de réduire l’atrophie musculaire, le stress oxydant et le développement d’une inflexibilité métabolique par l’intermédiaire d’une meilleure oxydation lipidique et d’une réduction de la lipogenèse de novo suite à une période d’inactivité physique de 20 jours. Sur la base de ces premiers résultats, une étude d’alitement de 60 jours a été menée chez l’Humain pour tester les effets du cocktail nutritionnel en condition de microgravité simulée. Dans cette seconde étude, la supplémentation nutritionnelle a permis de prévenir au moins partiellement des adaptations aigües et chroniques engendrées par l’inactivité physique au cours de l’alitement. En particulier la supplémentation a augmenté les défenses sanguines anti-oxydantes, a prévenu l’augmentation de la lipidémie et la réduction de l’oxydation lipidique et a contenu le développement d’une inflexibilité métabolique aiguë et chronique en absence de challenge métabolique. Toutefois la contremesure n’a pas eu d’effet protecteur suite à un challenge métabolique sous forme de surnutrition glucidique. L’ensemble des résultats indique que le développement d’une inflexibilité métabolique apparaît comme un événement précoce, qui, décelé à temps pourrait se révéler comme un biomarqueur d’intolérance au glucose dans des stratégies de prévention des maladies chroniques du XXIème siècle. Plus encore, cette étude a permis de démontrer l’atout d’un cocktail antioxydant et anti-inflammatoire en limitant les altérations métaboliques sans avoir d'effets néfastes sur les autres systèmes, tout en étant une contremesure facile à mettre en œuvre et peu coûteuse. Quand bien même la contremesure nutritionnelle utilisée lors de cette étude ne serait pas suffisante pour maintenir l’ensemble des systèmes physiologiques intacts, d’autres études devront être menées afin de trouver la combinaison de contremesures idéale permettant de limiter les dégradations induites par la microgravité et ainsi permettre des nouvelles avancées dans l’exploration spatiale (Lune, Mars) au cours des prochaines décennies. En ce sens, un protocole adapté d’activité physique combiné à une contremesure nutritionnelle sous forme de cocktail semble être une piste prometteuse
Space missions and bedrest simulation studies have shown that physical inactivity affects all physiological systems in humans. In prolonged bed rest conditions, our laboratory (UMR7178, IPHC, DEPE, Strasbourg) showed that metabolic adaptations were close to that found in the metabolic syndrome associated with metabolic chronic diseases in the general population. Based on these results, we proposed a hypothesis to describe the cascade of events leading to metabolic alterations in simulated microgravity, leading to the development of metabolic inflexibility. Metabolic inflexibility is defined as the inability of the body to adjust fuel use to changes in fuel availability. The first objective of this Thesis was to test this hypothesis and understand the mechanisms underlying the simulated microgravity induced metabolic alterations. Specifically, we focused on characterizing the metabolic inflexibility syndrome in humans through clinical investigation of muscle condition, inflammation and oxidative stress, insulin sensitivity and oxidation of energy substrates in a proof of concept study and a 60-day microgravity simulation study in healthy male adults. Based on recent studies demonstrating the impact of nutritional supplements on metabolic adaptations associated with many chronic metabolic diseases, a proof-of-concept study tested the efficacy of a nutritional cocktail composed of polyphenols, omega-3, vitamin E and selenium. In the feasibility study, we showed that supplementation reduced muscle atrophy, oxidative stress and the development of metabolic inflexibility via an improvement in lipid oxidation and a reduction in de novo lipogenesis following a 20-day period of physical inactivity induced by daily step reduction. Based on these first results, a 60-day bed rest study was conducted in health men to test the effects of the dietary cocktail in simulated microgravity conditions. In this second human clinical research study, nutritional supplementation prevented at least partially acute and chronic adaptations caused by physical inactivity induced by bed rest. In particular, supplementation increased antioxidant blood defenses, prevented increased lipid levels, reduced lipid oxidation and mitigated the development of acute and chronic metabolic inflexibility in absence of metabolic challenge. However, the countermeasure did not have a protective effect following a metabolic challenge in the form of carbohydrate overnutrition. All the results indicate that the development of metabolic inflexibility appears to be an early event, which, if detected in time, could prove to be a useful biomarker to use to prevent chronic diseases in the 21st century. Moreover, this study demonstrated the advantage of an antioxidant and anti-inflammatory cocktail by limiting metabolic alterations without having harmful effects on other systems, while being easy to implement and cost-effective. Even if the nutritional countermeasure used in this study is not sufficient to keep all physiological systems intact, further studies will have to be carried out to find the ideal combination of countermeasures to limit microgravity-induced degradation and thus allow new advances in space exploration (Moon, Mars) over the next decades. In this line, an adapted protocol of physical activity combined with a nutritional countermeasure in the form of a cocktail could be a promising approach

Au cours d’une simulation de la microgravité de 21 jours, le développement de plusieurs altérations métaboliques ont été étudiées : une inflammation de bas-niveau et une altération de la sensibilité à l’insuline et du métabolisme lipidique. Connues pour leurs impacts positifs sur le métabolisme, une supplémentation en protéines du petit lait, combinée à des sels alcalins, a également été testée.Contrairement aux études précédentes, aucune inflammation, ni altération du métabolisme lipidique n’a été clairement décrite dans notre étude. En revanche une diminution de l’oxydation des glucides en faveur des lipides est observée, suggérant le début d’une insensibilité à l’insuline. Nos données suggèrent qu’il serait possible de prévenir les dérégulations métaboliques associées à l’inactivité physique sévère par un remplacement isocalorique des lipides par les protéines, avec un apport protéique de base de 1,2g/kg/jour et un contrôle strict de la balance énergétique par l’apport calorique
During 21 days of simulated microgravity, the development of several metabolic alterations has been studied: a low-grade inflammation and an alteration of insulin sensitivity and lipid metabolism. Known for their positive effect on metabolism, whey proteins supplementation combined with alkaline salts have also been tested. At the opposite of previous studies, no inflammation, nor lipid metabolism alterations have clearly been described. Nevertheless, a decrease in carbohydrates oxidation in favor of lipids is observed, suggesting the development of insulin insensitivity. Our data suggest that it may be possible to prevent the metabolic disorders associated with severe physical inactivity by anisocaloric replacement of lipids by proteins in the diet, along with a protein intake of 1.2g/kg/day and tight control of energy balance by adjusting energy intake

L'objectif de ce travail de recherche est de proposer des moyens de garantir que l'on peut détecter une injection de faute causant la perturbation de la carte à puce. Nous souhaitons que cette détection soit automatique tout en respectant les contraintes de ressources mémoires et processeurs de la carte. Pour y parvenir, nous utilisons une fonctionnalité introduite par Java Card 3 qui est l'annotation de sécurité qui permet au programmeur de marquer les méthodes et classes sensibles de son application. Permettant à la machine virtuelle de passer dans un mode sécurisé lors de leur exécution. L'approche proposée est d'introduire des informations de sécurité dans le code et de modifier la machine virtuelle afin qu'elle les utilise pour détecter les attaques. Ces recherches se sont focalisées sur le développement de nouveaux moyens de lutter contre les attaques par injection en faute en vérifiant en temps réel l'intégrité du code ou celle du flot de contrôle
Our goal, is to propose some way to guaranty that we can detect that a fault attack occurs tampering the smart card ship. And we want to do this in an automatic way that is affordable in resources (memory and CPU averhead) for the card. To achieve this goal, we use a functionality introduced by Java Card 3, the security annotations that allow a programmer to choose sensitive methods or classes of his application. Allowing the virtual machine to execute them in a secured mode. The developed approach is to use security information introduce in application code and to modify the java virtual machine to make good use of them to detect the attack. These researches focus on proposing different mechanisms that can help to fight against fault attacks in verifying during runtime the code integrity or the control flow integrity

La sécurité informatique est un enjeu majeur dans des domaines variés tels que la santé, les transports, l'industrie ou encore la défense. Ces systèmes intègrent de plus en plus de composants développés par des sous traitants ne pouvant être considérés comme de confiance pour la garantie de la sécurité du système. Les attaques par canaux cachés contournent les mécanismes classiques d'isolation mis en place dans les systèmes et permettent l'échange de données entre deux processus ou machines virtuelles isolés. Différentes attaques et contremesures existent principalement dans les processeurs. Nous proposons une attaque par canal caché exploitant les variations temporelles dues au parcours de la hiérarchie mémoire. Elle brise l'isolation entre les périphériques d'un système virtualisé ouvrant un canal de communication entre deux périphériques malicieux. Nous montrons par l'adaptation, aux spécificités des périphériques, des principes exploités par les canaux cachés sur les processeurs qu'il est possible d'échanger des données entre deux périphériques isolés par une IOMMU. Dans un second temps nous modifions la microarchitecture de l'IOMMU pour réduire l'impact de ce type d'attaques. La stratégie mise en place est de décorréler les opérations effectuées par les périphériques et l'état interne de ses composants. Nous montrons, en simulation et sur un système intégrant un processeur exécutant Linux implémenté sur une carte FPGA, les effets de cette contremesure sur l’isolation et sur les performances. Le débit du canal caché est réduit sans toutefois l'interdire totalement. L'impact sur les performances des accès mémoires des périphériques est limité
Today, computer security is a major topic in various fields such as healthcare, transport, industry or defense. Systems integrated an ever increasing number of components developed by untrusted sources. Covert channel attacks subvert system mechanism to create a communication channel between entities that otherwise shouldn't be able to communicate thus breaching data confidentiality. These attacks circumvent classical isolation mechanisms by allowing processes or virtual machines to exchange and exfiltrate data. Most attacks target the processor and its neighbouring components. We propose a new side-channel attack exploiting the temporal variations due to the memory hierarchy to implement a communication channel. This attack breaks the isolation between peripherals of a virtualized system opening a communication channel between two malicious devices. This attack relies on the adaptation of principles exploited by covert channels on processors with specificities of peripherals. We show that it is possible to exchange data between two devices isolated by an IOMMU. Secondly, we modify the microarchitecture of the IOMMU to reduce the impact of such attacks. The defense strategy is to decorrelate the operations performed by the peripherals and the internal state of its components. We show in simulation and on a system incorporating a processor running Linux implemented on a board FPGA the effects of this countermeasure on the isolation as well as on the device performance. This countermeasure reduces the throughput covert channel without however negating it fully. The impact on performance of peripheral memory accesses is limited

Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaire
In this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks

Les réseaux de portes programmables modernes (FPGA) sont en mesure de mettre enoeuvre un système complexe sur puce (SoC) tout en fournissant des performances élevées. Un SoC Complexe contient généralement des noyaux cryptographiques embarqués permettant de chiffrer/déchiffrer des données afin d'en garantir la sécurité. Ces noyaux cryptographiques sont mathématiquement sûres mais leur mises en oeuvre matérielle peut être compromise par l'utilisation d'attaques par canaux cachés (SCA) ou d'attaques en faute (FA). Tout d'abord, une contremesure ciblant les transferts de registres, que nous appelons "Unrolling" est proposée. Cette contre-mesure exécute plusieurs tours d'un algorithme cryptographique par cycle d'horloge ce qui permet une diffusion plus profonde de données. Les résultats montrent une excellente résistance contre les SCA. Ceci est suivi par une contre-mesure basée sur un "Dual-Rail Precharge Logic" (DPL). La ''Wave Dynamic Differential Logic'' (WDDL) est une contre-mesure DPL bien adaptée pour les FPGAs. L'analyse de la DPL contre les attaques en fautes révéle qu'elle est résistante contre la majorité des fautes. Par conséquent, si des failles comme l'effet de propagation précoce (early propagation effect (EPE)) et le déséquilibre technologique sont fixés, DPL peut évoluer en tant que contre-mesure commune aux SCA et FA. En continuant sur cette ligne de recherche, nous proposons deux nouvelles contremesures: DPL sans EPE et ''Balanced-cell based DPL'' (BCDL). Enfin des outils d'évaluation avancés comme les modèles stochastique, l'information mutuelle et les attaques combinées sont discutées ce qui est très utiles l'analyse des contremesures.

Dans cette thèse, Nous présentons différents aspects d'attaques physiques sur les implémentations cryptographiques de l'algorithme de chiffrement AES, ainsi qu'une étude sur les contre-mesures possibles. La première méthode d'injection utilisée est basée sur la violation temps de setup. Nous avons démontré pour la première fois que cette méthode globale permet l'injection de fautes exploitables dans les circuits cryptographiques ASIC et FPGA. On a également réalisé une attaque locale sur un microprocesseur ATmega128 en utilisant un laser. Nous présentons aussi dans cette thèse, une nouvelle approche pour contrer les attaques en fautes basée sur la résilience. La résilience n'impose aucune destruction des secrets dans le cas d'une attaque en faute. Dans une implémentation protégée par résilience, quand une faute est injectée avec succès mais n'a pas de conséquence dans le calcul, le circuit ne présente aucune réaction par contre si le circuit est protégé par un système de détection arrête automatiquement le calcul même si la faute n'a pas d'effet. Dans une implémentation résilience même si la faute est injectée lors du calcul l'attaquant ne peut pas exploiter le résultat a fin d'exécuter une attaque DFA. Plusieurs méthodes concrètes pour mettre en oeuvre la résilience pour les chiffrements symétriques sont proposées, parmi lesquelles un mode aléatoire de fonctionnement qui convient pour des cartes à puce a faible coût. Nous proposons d'utiliser les logiques DPL comme méthode de protection. Ces logiques protègent simultanément contre les attaques par observation et par perturbation, et sont moins coûteux que la détection basée sur les codes
Nowadays, embedded systems and smart cards are part of everyday life. With the proliferation of these devices the need for security increases. In order to meet this demand, cryptographic algorithms are applied. However, even if the algorithms on mobile devices are secure from a cryptanalytical point of view, the secret they use can be revealed by attacking the cryptographic implementation. Indeed an adversary with physical access to the device can benefit from its characteristics or influence its behavior. Methods that observe the activity of a device are considered as passive attacks. In contrast, active attacks try to manipulate the computation and benefit from the erroneous results. These last methods are also called fault injection attacks. This thesis deals with fault attacks. It focuses on practical validations of theoretical attack on symmetric cryptographic algorithm using non-invasive attack. First a new global method to inject fault called setup time violation attack on both ASICs and FPGAs has been studied and carried out on different AES implementations. Then local and semi-invasive optical fault attacks by means of laser beam have been performed on a software implementation. Beside this analysis work, some countermeasures have been investigated. It has been notably shown that Differential with Precharge Logics, already good countermeasure against passive attacks, provide excellent resilience properties against fault attacks. We have demonstrated theoretically and shown practically that information hiding (such as WDDL) makes it difficult to mount fault attacks, since faulty outputs reveal no information about the keys

Dans cette thèse, Nous présentons différents aspects d'attaques physiques sur les implémentations cryptographiques de l'algorithme de chiffrement AES, ainsi qu'une étude sur les contre-mesures possibles. La première méthode d'injection utilisée est basée sur la violation temps de setup. Nous avons démontré pour la première fois que cette méthode globale permet l'injection de fautes exploitables dans les circuits cryptographiques ASIC et FPGA . On a également réalisé une attaque locale sur un microprocesseur ATmega128 en utilisant un laser. Nous présentons aussi dans cette thèse, une nouvelle approche pour contré les attaque en fautes basé sur la résilience. La résilience n'impose aucune destruction des secrets dans le cas d'une attaque en faute. Dans une implémentation protégée par résilience, quand une faute est injecté avec succès mais n'a pas de conséquence dans le calcul, le circuit ne présente aucune réaction par contre si le circuit est protégé par un système de détection arrête automatiquement le calcul même si la faute n'a pas d'effet. Dans une implémentation résilience même si la faute est injectée lors du calcul l'attaquant ne peut pas exploiter le résultat a fin d'exécuter une attaque DFA. Plusieurs méthodes concrètes pour mettre en oeuvre la résilience pour les chiffrements symétriques sont proposées, parmi lesquelles un mode aléatoire de fonctionnement qui convient pour des cartes à puce a faible coût. Nous proposons d'utiliser les logiques DPL comme méthode de protection. Ces logiques protègent simultanément contre les attaques par observation et par perturbation, et sont moins coûteux que la détection basée sur les codes.

Ce travail constitue une étude sur la conception d'une architecture reconfigurable pour la
cryptographie. Divers aspects sont étudiés, tels que les principes de base de la cryptographie,
l'arithmétique modulaire, les attaques matériaux et les architectures reconfigurables. Des méthodes
originales pour contrecarrer les attaques par canaux cachés, notamment la DPA, sont proposés.
L'architecture proposée est efficace du point de vue de la performance et surtout est robuste contre
la DPA.

Le présent travail de Doctorat porte sur l’adaptation et le déconditionnement cardiovasculaire chez l’astronaute en microgravité réelle prolongée, en microgravité simulée de courte durée (avec et sans contremesures par hypergravité), et en confinement de longue durée. Afin de répondre à cette thématique, 3 études expérimentales sur l’humain ont été réalisées, et de fait, ce présent travail de Doctorat se divise en 3 parties distinctes. La première est la mission « Mars 500 » qui comprend un confinement de 520 jours de 6 sujets-volontaires. La seconde est le projet « Vessel Imaging » qui comprend un vol spatial respectif de 6 mois à bord de la « Station Spatiale Internationale (ISS) » de 10 sujets-astronautes. La troisième est l’étude «Short Time Bed-Rest (STBR)» (12 sujets) qui comprend une courte période de microgravité simulée par alitement prolongé à -6° (5 jours) avec et sans l’utilisation de deux contremesures cardiovasculaires par hypergravité (continue ou intermittente)
This PhD work focuses on astronaut cardiovascular adaptation and deconditioning in real prolonged microgravity, short simulated microgravity (with and without countermeasures) and long-term confinement. To answer to this topic 3 humans experimental studies have been performed, and thus the present PhD work is divided into 3 distinct parts . The first one is the mission « Mars 500 » which consists in 520-days confinement with 6 subjects-volunteers mission. The second is the project « Vessel Imaging » whitch consit in a 6-months spaceflight aboard the « International Space Station » with 10 subjects-astronauts. The third is the « Short Time Bed -Rest (STBR) » study (12 subjects) which consist in a short period of bedrest (-6°, 5 days) with and without the use of two cardiovascular countermeasures by hypergravity (continuous or intermittent)

Depuis plusieurs années, les composants dédiés à la sécurité comme les cartes à puce sont soumises à des attaques dites par canaux cachés. Ces attaques permettent d'exhiber les secrets en analysant des caractéristiques physiques comme la consommation du composant ou encore son temps d'exécution. Dans le cadre de cette thèse, deux contremesures ont été réalisées et appliquées à l'AES (algorithme de chiffrement symétrique). De plus, afin d'aider les développements futurs des contremesures et la validation de celles-ci, un simulateur a été développé. Il permet de réaliser des attaques grâce à un modèle de consommation défini dans les phases amont de développement. Enfin, j'ai pu participer aux groupes de travail qui ont proposé Shabal à la compétition SHA-3, qui vise à définir un nouveau standard pour les fonctions de hachage. Des implantations matérielles ont été réalisées par la suite
For several years, the security components such as smart cards are subject to side channel attacks. These attacks allow to exhibit secrets by analyzing the physical characteristics such as power consumption or execution time. As part of this thesis, two countermeasures were carried out and applied to the AES (symmetric cipher). In addition, to help future development of countermeasures and their validation, a simulator was developed. It realizes attacks using a power consumption model defined in the early phases of development. Finally, I participated in working groups that have proposed Shabal to SHA-3 competition, which aims to define a new standard for hash functions. Hardware implementations have been made thereafter

De nombreux aspects de notre vie courante reposent sur l'échange de données grâce à des systèmes de communication électroniques. Des algorithmes de chiffrement puissants garantissent alors la sécurité, la confidentialité et l'authentification de ces échanges. Néanmoins, ces algorithmes sont implémentés dans des équipements qui peuvent être la cible d'attaques. Plusieurs attaques visant les circuits intégrés sont rapportées dans la littérature. Parmi celles-ci, les attaques laser ont été rapportées comme étant très efficace. Le principe consiste alors à illuminer le circuit au moyen d'un faisceau laser afin d'induire un comportement erroné et par analyse différentielle (DFA) afin de déduire des informations secrètes.L'objectif principal de cette thèse est de fournir des outils de CAO efficaces permettant de sécuriser les circuits en évaluant les contre-mesures proposées contre les attaques laser et cela très tôt dans le flot de conception.Cette thèse est effectuée dans le cadre d'une collaboration étroite entre deux laboratoires de Grenoble INP : le LCIS et le TIMA. Ce travail est également réalisé dans le cadre du projet ANR LIESSE impliquant plusieurs autres partenaires, dont notamment STMicroelectronics.Un modèle de faute au niveau RTL a été développé afin d’émuler des attaques laser. Ce modèle de faute a été utilisé pour évaluer différentes architectures cryptographiques sécurisées grâce à des campagnes d'injection de faute émulées sur FPGA.Ces campagnes d'injection ont été réalisées en collaboration avec le laboratoire TIMA et elles ont permis de comparer les résultats obtenus avec d'autres modèles de faute. De plus, l'approche a été validée en utilisant une description au niveau layout de plusieurs circuits. Cette validation a permis de quantifier l'efficacité du modèle de faute pour prévoir des fautes localisées. De plus, en collaboration avec le CMP (Centre de Microélectronique de Provence) des injections de faute laser expérimentales ont été réalisées sur des circuits intégrés récents de STMICROELECTRONICS et les résultats ont été utilisés pour valider le modèle de faute RTL.Finalement, ce modèle de faute RTL mène au développement d'une contremesure RTL contre les attaques laser. Cette contre-mesure a été mise en œuvre et évaluée par des campagnes de simulation de fautes avec le modèle de faute RTL et d'autres modèles de faute classiques
Many aspects of our current life rely on the exchange of data through electronic media. Powerful encryption algorithms guarantee the security, privacy and authentication of these exchanges. Nevertheless, those algorithms are implemented in electronic devices that may be the target of attacks despite their proven robustness. Several means of attacking integrated circuits are reported in the literature (for instance analysis of the correlation between the processed data and power consumption). Among them, laser illumination of the device has been reported to be one important and effective mean to perform attacks. The principle is to illuminate the circuit by mean of a laser and then to induce an erroneous behavior.For instance, in so-called Differential Fault Analysis (DFA), an attacker can deduce the secret key used in the crypto-algorithms by comparing the faulty result and the correct one. Other types of attacks exist, also based on fault injection but not requiring a differential analysis; the safe error attacks or clocks attacks are such examples.The main goal of the PhD thesis was to provide efficient CAD tools to secure circuit designers in order to evaluate counter-measures against such laser attacks early in the design process. This thesis has been driven by two Grenoble INP laboratories: LCIS and TIMA. The work has been carried out in the frame of the collaborative ANR project LIESSE involving several other partners, including STMicroelectronics.A RT level model of laser effects has been developed, capable of emulating laser attacks. The fault model was used in order to evaluate several different secure cryptographic implementations through FPGA emulated fault injection campaigns. The injection campaigns were performed in collaboration with TIMA laboratory and they allowed to compare the results with other state of the art fault models. Furthermore, the approach was validated versus the layout of several circuits. The layout based validation allowed to quantify the effectiveness of the fault model to predict localized faults. Additionally, in collaboration with CMP (Centre Microélectronique de Provence) experimental laser fault injections has been performed on a state of the art STMicroelectronics IC and the results have been used for further validation of the fault model. Finally the validated fault model led to the development of an RTL (Register Transfer Level) countermeasure against laser attacks. The countermeasure was implemented and evaluated by fault injection campaigns according to the developed fault model, other state of the art fault models and versus layout information

La sécurité de l'information repose étroitement sur les circuits intégrés (CI). Malheureusement, les CIs sont soumis à de nombreuses menaces telles que les attaques par canaux auxiliaires ou par injection de fautes. Ce travail se concentre sur les petites vulnérabilités et les contremesures liées à l’algorithme ECDSA. La motivation est qu’une source de vulnérabilité peut être utilisée dans différent scénario d’attaque. En corrigeant la vulnérabilité, les attaques existantes sont évitées mais également les attaques non découvertes ou non publiées utilisant la vulnérabilité en question. De plus, bien que le scalaire sur courbe elliptique soit au cœur de la sécurité de tous les schémas cryptographiques à base de courbe elliptique, l’ensemble du système a besoin d’être sécurisé. Une vulnérabilité concernant simplement quelques bits de secret peut suffire à récupérer la clef privée et donc doit être évité.L’ECDSA peut être implémenté de différentes façons, en logiciel ou via du matériel dédié ou un mix des deux. De nombreuses architectures différentes sont donc possibles pour implémenter un système à base d’ECDSA. Pour cette raison, ces travaux se concentrent principalement sur les contremesures algorithmiques
Information security heavily relies on integrated circuits (ICs). Unfortunately, ICs face a lot of threats such as side channel or fault attacks. This work focuses on small vulnerabilities and countermeasures for the Elliptic Curve Digital Signature Algorithm (ECDSA). The motivation is that leakage sources may be used in different attack scenarios. By fixing the leakage, existing attacks are prevented but also undiscovered or non-disclosed attacks based on the leakage. Moreover, while the elliptic curve scalar algorithm is at the heart of the security of all elliptic curve related cryptographic schemes, all the ECDSA system needs security. A small leakage of few secret bits may conduct to fully disclose the private key and thus should be avoided.The ECDSA can be implemented in different flavors such as in a software that runs on a microcontroller or as a hardware self-contained block or also as a mix between software and hardware accelerator. Thus, a wide range of architectures is possible to implement an ECDSA system. For this reason, this work mainly focuses on algorithmic countermeasures as they allow being compliant with different kinds of implementations

Le genre Flavivirus regroupe plus de 70 espèces dont plusieurs sont des pathogènes humains de première importance responsables dans les formes les plus graves de manifestations hémorragiques ou d’encéphalites parfois mortelles. L’absence de traitements antiviraux spécifiques et l’augmentation croissante des flaviviroses, surtout dans les régions tropicales, justifient un effort de recherche et développement pour lutter contre ces maladies.Ce travail a abordé deux aspects de l’infection à flavivirus : un aspect épidémiologique et un aspect plus fondamental sur l’immunité innée et les contremesures flavivirales. L’étude épidémiologique a été menée en collaboration avec le CENETROP (Centro national de enfermedades tropicales) de Bolivie grâce à la contribution de l’IRD. De par l’analyse des différentes souches circulantes dans ce pays, elle a permis une meilleure compréhension de l’épidémiologie de la dengue et de la fièvre jaune et nous a fait prendre conscience de la variabilité génétique de ces virus. Devant le peu de données répertoriées en Bolivie, nos travaux serviront de référence pour comprendre les épidémies futures, peut-être améliorer les techniques de diagnostic et permettre le développement de stratégies de prévention adaptées et l’amélioration des politiques de lutte contre la fièvre jaune en Amérique du Sud. La cohabitation entre le virus et l’hôte immunocompétent est le résultat d’un équilibre subtil entre le taux de réplication virale et la clairance du système immunitaire pour garantir la survie des deux espèces. Chacun a évolué en développant des mécanismes de défenses contre l’autre. Notre second travail visait à analyser l’influence de la protéine flavivirale non structurale NS1 sur la réponse interféron de l’hôte. L’identification de stratégies virales d’évasion face à l’immunité de l’hôte et l’analyse de leurs fonctions dans l’infection virale permettrait de mieux comprendre le système immunitaire ainsi que l’interaction virus–hôte. Ceci aiderait au développement de nouvelles stratégies antivirales afin de traiter les pathologies associées à ces arbovirus
The Flavivirus genus consists of sevevral human pathogens responsible for hemorragic syndrome or encephalitis. The absence of specific antiviral treatment and an increase in Flavivirus incidence has led to a greater research effort in fighting these diseases. The study takes an epidemiological and a fundamental approach in its analysis of the innate immune response to flavivirus infection as well as flaviviral adaptation to evade this response. The analysis of circulating strains in Bolivia has led to a better understanding of dengue and yellow fever and also an awareness of their genetic variability. Given the limited information available in Bolivia, our studies could be used as a reference to understand future epidemics, improve diagnostic methods and allow the development of prevention strategies to fight against yellow fever in south Africa. The relationship between virus and host results from a subtle balance between viral replication and immunity clearance allowing the survival of both species. Each one as developed defence mechanisms against the other. We also examined the role of the non structural protein NS1 in the interferon respons to Flaviviral infection. Knowledge on viral escape strategies from host immunity could help to develop antiviral treatment for these arbovirus diseases

Dans le domaine de la sécurisation des circuits intégrés, tel que les cartes à puce, les concepteurs de circuits sont contraints à innover, inlassablement, afin de trouver de nouvelles parades aux nouvelles attaques, notamment par canaux cachés. En effet, ces attaques, comme l'analyse des émissions électromagnétiques, permettent d'extraire des informations, contenues à l'intérieur des circuits, sensées être secrètes. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'étude et l'analyse électromagnétique et ce afin de quantifier les possibilités de ces attaques. Ce manuscrit est organisé de la manière qui suit. Dans un premier temps, une plateforme de mesures des émissions électromagnétiques temporelles, que nous avons développées, est présentée, ainsi que des résultats qui ont été obtenus, avec celle-ci, sur différents circuits. A partir de ces résultats, une synthèse des possibilités, relatives à la menace sécuritaire que constituent les analyses électromagnétiques est proposée ainsi que, des propositions de solutions, visant à réduire le rayonnement électromagnétique des circuits intégrés. Dans un second temps, nous nous sommes intéressés aux méthodes de simulation de ces émissions électromagnétiques. Un état de l'art, des outils de simulation existants aujourd'hui, nous a permis de mettre en évidence qu'aucun d'eux ne permet d'avoir une résolution suffisamment fine en termes d'émissions électromagnétiques. Afin de combler ce manque, un flot de simulation a été développé. Pour valider ce flot, une comparaison entre les résultats de mesure et les résultats de simulation a été effectuée
In the area of secure integrated circuits, such as smart cards, circuit designers are always looking to innovate to find new countermeasures against attacks by the various side channels that exist today. Indeed, side channels attacks such as the analysis of electromagnetic emissions permit to extract secret information contained in circuits. Based on this observation, in this thesis, we focused on the study of electromagnetic analysis to observe the analysis possibilities. This manuscript is organized as follows. Initially, we presented a measurement system for electromagnetic emissions in time domain, and the results obtained on different circuits. From these results, a summary of opportunities, relating to the security threat, posed by electromagnetic analysis, is proposed as well as solutions proposals to reduce electromagnetic radiations of integrated circuits. In a second step, we are interested in the simulation of electromagnetic emissions. A state of the art of simulation tools which exist today, has allowed us to demonstrate that none of them allowed to have a fine enough resolution in terms of electromagnetic emissions. To fill this gap, a simulation tool has been developed and to validate this flow, a comparison between measurement results and simulation results was performed

Depuis leur introduction à la fin des années 1990, les attaques par canaux auxiliaires sont considérées comme une menace majeure contre les implémentations cryptographiques. Parmi les stratégies de protection existantes, une des plus utilisées est le masquage d’ordre supérieur. Elle consiste à séparer chaque variable interne du calcul cryptographique en plusieurs variables aléatoires. Néanmoins, l’utilisation de cette protection entraîne des pertes d’efficacité considérables, la rendant souvent impraticable pour des produits industriels. Cette thèse a pour objectif de réduire l’écart entre les solutions théoriques, prouvées sûres, et les implémentations efficaces déployables sur des systèmes embarqués. Plus particulièrement, nous nous intéressons à la protection de chiffrement par bloc tel que l’AES, dont l’enjeu principal revient à protéger les boîtes-s avec un surcoût minimal. Nous essayons d’abord de trouver des représentations mathématiques optimales pour l’évaluation des boîtes-s en minimisant le nombre de multiplications (un paramètre déterminant pour l’efficacité du masquage, mais aussi pour le chiffrement homomorphe). Pour cela, nous définissons une méthode générique pour décomposer n’importe quelle fonction sur un corps fini avec une complexité multiplicative faible. Ces représentations peuvent alors être évaluées efficacement avec du masquage d’ordre supérieur. La flexibilité de la méthode de décomposition permet également de l’ajuster facilement selon les nécessités du développeur. Nous proposons ensuite une méthode formelle pour déterminer la sécurité d’un circuit évaluant des schémas de masquages. Cette technique permet notamment de déterminer de manière exacte si une attaque est possible sur un circuit protégé ou non. Par rapport aux autres outils existants, son temps de réponse n’explose pas en la taille du circuit, ce qui permet d’obtenir une preuve de sécurité quelque soit l’ordre de masquage employé. De plus, elle permet de diminuer de manière stricte l’emploi d’outils coûteux en aléas, requis pour renforcer la sécurité des opérations de masquages. Enfin, nous présentons des résultats d’implémentation en proposant des optimisations tant sur le plan algorithmique que sur celui de la programmation. Nous utilisons notamment une stratégie d’implémentation bitslice pour évaluer les boîtes-s en parallèle. Cette stratégie nous permet d’atteindre des records de rapidité pour des implémentations d’ordres élevés. Les différents codes sont développés et optimisés en assembleur ARM, un des langages les plus répandus dans les systèmes embarqués tels que les cartes à puces et les téléphones mobiles. Ces implémentations sont, en outre, disponibles en ligne pour une utilisation publique
Since their introduction at the end of the 1990s, side-channel attacks are considered to be a major threat against cryptographic implementations. Higher-order masking is considered to be one the most popular existing protection strategies. It consists in separating each internal variable in the cryptographic computation into several random variables. However, the use of this type of protection entails a considerable efficiency loss, making it unusable for industrial solutions. The goal of this thesis is to reduce the gap between theoretical solutions, proven secure, and efficient implementations that can be deployed on embedded systems. More precisely, I am analysing the protection of block ciphers such as the AES encryption scheme, where the main issue is to protect the s-boxes with minimal overhead in costs. I have tried, first, to find optimal mathematical representations in order to evaluate the s-boxes while minimizing the number of multiplications (a decisive parameter for masking schemes, but also for homomorphic encryption). For this purpose, I have defined a generic method to decompose any function on any finite field with a low multiplicative complexity. These representations can, then, be efficiently evaluated with higher-order masking. The flexibility of the decomposition technique allows also easy adjusting to the developer’s needs. Secondly, I have proposed a formal method for measuring the security of circuits evaluating masking schemes. This technique allows to define with exact precision whether an attack on a protected circuit is feasible or not. Unlike other tools, its response time is not exponential in the circuit size, making it possible to obtain a security proof regardless of the masking order used. Furthermore, this method can strictly reduce the use of costly tools in randomness required for reinforcing the security of masking operations. Finally, we present the implementation results with optimizations both on algorithmic and programming fronts. We particularly employ a bitslice implementation strategy for evaluating the s-boxes in parallel. This strategy leads to speed record for implementations protected at high order. The different codes are developed and optimized under ARM assembly, one of the most popular programming language in embedded systems such as smart cards and mobile phones. These implementations are also available online for public use

Dans cette thèse nous développons et améliorons des attaques de systèmes cryptographiques. Un nouvel algorithme de décomposition de signal appelé transformation de Hilbert-Huang a été adapté pour améliorer l’efficacité des attaques parcanaux auxiliaires. Cette technique permet de contrecarrer certaines contre-mesures telles que la permutation d’opérations ou l’ajout de bruit à la consommation de courant. La seconde contribution de ce travail est l’application de certaines distributions statistiques de poids de Hamming à l’attaque d’algorithmes de chiffrement par bloc tels que AES, DES ou LED. Ces distributions sont distinctes pour chaque valeur de sous-clef permettent donc de les utiliser comme modèles intrinsèques. Les poids de Hamming peuvent être découverts par des analyses de canaux auxiliaires sans que les clairs ni les chiffrés ne soient accessibles. Cette thèse montre que certaines contremesures peuvent parfois faciliter des attaques. Les contre-mesures contagieuses proposées pour RSA protègent contre les attaques par faute mais ce faisant et moyennant des calculs additionnels facilitent la découverte de la clef. Finalement, des contre-mesures à faible complexité calculatoire sont proposées. Elles sont basées sur le masquage antagoniste, c’est-à-dire, l’exécution d’une opération d’équilibrage sur des données sensibles pour masquer la consommation de courant
The goal of the thesis is to develop and improve methods for defeating protected cryptosystems. A new signal decompositionalgorithm, called Hilbert Huang Transform, was adapted to increase the efficiency of side-channel attacks. This technique attempts to overcome hiding countermeasures, such as operation shuffling or the adding of noise to the power consumption. The second contribution of this work is the application of specific Hamming weight distributions of block cipher algorithms, including AES, DES, and LED. These distributions are distinct for each subkey value, thus they serve as intrinsic templates. Hamming weight data can be revealed by side-channel and fault attacks without plaintext and ciphertext. Therefore these distributions can be applied against implementations where plaintext and ciphertext are inaccessible. This thesis shows that some countermeasures serve for attacks. Certain infective RSA countermeasures should protect against single fault injection. However, additional computations facilitate key discovery. Finally, several lightweight countermeasures are proposed. The proposed countermeasures are based on the antagonist masking, which is an operation occurring when targeting data processing, to intelligently mask the overall power consumption

Les attaques par canaux cachés telles que les attaques par analyse de la consommation sont une menace pour la sécurité des circuits intégrés. Elles exploitent les fuites physiques émises par les circuits lors des calculs cryptographiques pour récupérer les informations secrètes qu'ils contiennent. De nombreuses contremesures, notamment matérielles, ont donc été proposées par la communauté dans le but de protéger les crypto-systèmes contre ce type d'attaques. Malgré leur efficacité, leur inconvénient majeur est leur surcoût important en surface, vitesse et consommation. Cette thèse a pour objectif de proposer des contremesures avec un faible coût au niveau matériel visant à réduire ces fuites et offrant un bon compromis entre sécurité et surcoûts. Pour cela, nous identifions tout d'abord les principales sources de fuites d'un crypto-système intégrant une architecture matérielle itérative d'un algorithme symétrique. Puis nous proposons plusieurs contremesures, à faible coût matériel, qui visent à réduire ces fuites. Enfin, nous évaluerons la robustesse de nos solutions face aux attaques par canaux cachés
Side channel attacks such as power analysis attacks are a threat to the security of integrated circuits.They exploit the physical leakage of circuits during the cryptographic computations to retrieve the secret informations they contain. Many countermeasures, including hardware, have been proposed by the community in order to protect cryptosystems against such attacks. Despite their effectiveness, their major drawback is their significant additional cost in area, speed and consumption. This thesis aims at proposing low cost countermeasures able to reduce the leaks and offering a good compromise between security and costs. First we identify the main sources of leakage of a cryptographic system that integrates an iterative hardware architecture of a symetric algorithm. Then we propose several low cost countermeasures, which aim at reducing this leakage. Finally, we evaluate the robustness of our solutions against side channel attacks

Les applications grand public comme la téléphonie mobile ou les cartes bancaires manipulent des données confidentielles. A ce titre, les circuits qui les composent font de plus en plus l'objet d'attaques qui présentent des menaces pour la sécurité des données. Les concepteurs de systèmes sur puce (SoC) doivent donc proposer des solutions sécurisées, tout en limitant le coût et la complexité globale des applications. L’analyse des attaques existantes sur les circuits numériques nous a orienté vers celles se basant sur la tension d'alimentation, dans des nœuds technologiques avancés.Dans un premier temps, nous avons déterminé la signature électrique d’un circuit en phase de conception. Pour cela, un modèle électrique a été proposé, prenant en compte la consommation en courant et la capacité de la grille d'alimentation. L'extraction de ces paramètres ainsi que l'évaluation du modèle sont présentées. L’utilisation de ce modèle a permis de mesurer la vulnérabilité d’un circuit mais aussi d’évaluer quantitativement des contremesures, notamment celle utilisant des capacités de découplage. Ensuite, l’étude se consacre à l’injection de fautes par impulsions de tension d’alimentation. Les mécanismes d’injection de fautes sur des circuits numériques ont été étudiés. Dès lors, des solutions de détection d’attaques ont été proposées et évaluées à la fois en simulation et par des tests électriques sur circuit. Les résultats ont permis de confirmer les analyses théoriques et la méthodologie utilisée.Ce travail a ainsi montré la faisabilité de solutions à bas coût contre les attaques actives et passives en tension, utilisables dans le cadre d’un développement industriel de produits
General use products as mobile phones or smartcards manipulate confidential data. As such, the circuits composing them are more and more prone to physical attacks, which involve a threat for their security. As a result, SoC designers have to develop efficient countermeasures without increasing overall cost and complexity of the final application. The analysis of existing attacks on digital circuits leads to consider power attacks, in advanced technology nodes.First of all, the power signature of a circuit was determined at design time. To do so, an electrical model was suggested based on the current consumption and the overall power grid capacitance. The methodology to extract these parameters, as well as the evaluation of the model are presented. This model allows designers to anticipate information leakage at design time and to quantify the protection of countermeasures, as the use of integrated decoupling capacitors. Then, the study was dedicated to power glitch attacks. The different fault injection mechanisms were analyzed in details. From then on, a set of detection circuits were suggested and evaluated at design time and on silicon by electrical tests. Both the theoretical analysis and the given methodology were confirmed by the test campaigns.This work demonstrated that the design of low-cost solutions against passive and active power attacks can be achieved, and used in a large scale product development

Ce travail de thèse a pour cadre le projet Trusted Environment Execution eVAluation (TEEVA) (projet français FUI n°20 de Janvier 2016 à Décembre 2018) qui vise à évaluer deux solutions alternatives de sécurisation des plateformes mobiles, l’une est purement logicielle, la Whitebox Crypto, alors que l’autre intègre des éléments logiciels et matériels, le Trusted Environment Execution (TEE). Le TEE s’appuie sur la technologie TrustZone d’ARM disponible sur de nombreux chipsets du marché tels que des smartphones et tablettes Android. Cette thèse se concentre sur l’architecture TEE, l’objectif étant d’analyser les menaces potentielles liées aux infrastructures de test/debug classiquement intégrées dans les circuits pour contrôler la conformité fonctionnelle après fabrication.Le test est une étape indispensable dans la production d’un circuit intégré afin d’assurer fiabilité et qualité du produit final. En raison de l’extrême complexité des circuits intégrés actuels, les procédures de test ne peuvent pas reposer sur un simple contrôle des entrées primaires avec des patterns de test, puis sur l’observation des réponses de test produites sur les sorties primaires. Les infrastructures de test doivent être intégrées dans le matériel au moment du design, implémentant les techniques de Design-for-Testability (DfT). La technique DfT la plus commune est l’insertion de chaînes de scan. Les registres sont connectés en une ou plusieurs chaîne(s), appelé chaîne(s) de scan. Ainsi, un testeur peut contrôler et observer les états internes du circuit à travers les broches dédiées. Malheureusement, cette infrastructure de test peut aussi être utilisée pour extraire des informations sensibles stockées ou traitées dans le circuit, comme par exemple des données fortement corrélées à une clé secrète. Une attaque par scan consiste à récupérer la clé secrète d’un crypto-processeur grâce à l’observation de résultats partiellement encryptés.Des expérimentations ont été conduites sur la carte électronique de démonstration avec le TEE afin d’analyser sa sécurité contre une attaque par scan. Dans la carte électronique de démonstration, une contremesure est implémentée afin de protéger les données sensibles traitées et sauvegardées dans le TEE. Les accès de test sont déconnectés, protégeant contre les attaques exploitant les infrastructures de test, au dépend des possibilités de test, diagnostic et debug après mise en service du circuit. Les résultats d’expérience ont montré que les circuits intégrés basés sur la technologie TrustZone ont besoin d’implanter une contremesure qui protège les données extraites des chaînes de scan. Outre cette simple contremesure consistant à éviter l’accès aux chaînes de scan, des contremesures plus avancées ont été développées dans la littérature pour assurer la sécurité tout en préservant l’accès au test et au debug. Nous avons analysé un état de l’art des contremesures contre les attaques par scan. De cette étude, nous avons proposé une nouvelle contremesure qui préserve l’accès aux chaînes de scan tout en les protégeant, qui s’intègre facilement dans un système, et qui ne nécessite aucun redesign du circuit après insertion des chaînes de scan tout en préservant la testabilité du circuit. Notre solution est basée sur l’encryption du canal de test, elle assure la confidentialité des communications entre le circuit et le testeur tout en empêchant son utilisation par des utilisateurs non autorisés. Plusieurs architectures ont été étudiées, ce document rapporte également les avantages et les inconvénients des solutions envisagées en terme de sécurité et de performance
This work is part of the Trusted Environment Execution eVAluation (TEEVA) project (French project FUI n°20 from January 2016 to December 2018) that aims to evaluate two alternative solutions for secure mobile platforms: a purely software one, the Whitebox Crypto, and a TEE solution, which integrates software and hardware components. The TEE relies on the ARM TrustZone technology available on many of the chipsets for the Android smartphones and tablets market. This thesis focuses on the TEE architecture. The goal is to analyze potential threats linked to the test/debug infrastructures classically embedded in hardware systems for functional conformity checking after manufacturing.Testing is a mandatory step in the integrated circuit production because it ensures the required quality and reliability of the devices. Because of the extreme complexity of nowadays integrated circuits, test procedures cannot rely on a simple control of primary inputs with test patterns, then observation of produced test responses on primary outputs. Test facilities must be embedded in the hardware at design time, implementing the so-called Design-for-Testability (DfT) techniques. The most popular DfT technique is the scan design. Thanks to this test-driven synthesis, registers are connected in one or several chain(s), the so-called scan chain(s). A tester can then control and observe the internal states of the circuit through dedicated scan pins and components. Unfortunately, this test infrastructure can also be used to extract sensitive information stored or processed in the chip, data strongly correlated to a secret key for instance. A scan attack consists in retrieving the secret key of a crypto-processor thanks to the observation of partially encrypted results.Experiments have been conducted during the project on the demonstrator board with the target TEE in order to analyze its security against a scan-based attack. In the demonstrator board, a countermeasure is implemented to ensure the security of the assets processed and saved in the TEE. The test accesses are disconnected preventing attacks exploiting test infrastructures but disabling the test interfaces for testing, diagnosis and debug purposes. The experimental results have shown that chips based on TrustZone technology need to implement a countermeasure to protect the data extracted from the scan chains. Besides the simple countermeasure consisting to avoid scan accesses, further countermeasures have been developed in the literature to ensure security while preserving test and debug facilities. State-of-the-art countermeasures against scan-based attacks have been analyzed. From this study, we investigate a new proposal in order to preserve the scan chain access while preventing attacks, and to provide a plug-and-play countermeasure that does not require any redesign of the scanned circuit while maintaining its testability. Our solution is based on the encryption of the test communication, it provides confidentiality of the communication between the circuit and the tester and prevents usage from unauthorized users. Several architectures have been investigated, this document also reports pros and cons of envisaged solutions in terms of security and performance