Academic literature on the topic 'Co-Conception Matérielle/Logicielle'

Cet article témoigne d’une expérience d’approche par compétence appliquée dans le cadre de modules d’enseignement aux systèmes électroniques embarqués. Les projets proposés aux étudiants visent à développer les compétences qui leur permettront de répondre efficacement à un cahier des charges dans un domaine où matériels et logiciels sont en constante évolution. En l’occurrence, il s’agit d’encourager l’initiative dans les choix techniques de co-conception de circuits numériques impliquant le langage de description matériel VHDL, la synthèse de processeur embarqué, la programmation en langage C. Le retour d’expérience montre qu’au prix d’un suivi régulier de la progression des étudiants, les résultats et le taux de satisfaction des étudiants sont très élevés et peuvent même dépasser les objectifs initiaux.

Les systèmes informatiques ont évolué rapidement ces dernières années, ces évolutions touchant toutes les couches des systèmes informatiques, du logiciel (systèmes d'exploitation et logiciels utilisateur) au matériel (microarchitecture et technologie des puces). Si ce développement a permis d'accroître les fonctionnalités et les performances, il a également augmenté la complexité des systèmes (rendant plus difficile la compréhension globale du système), et par la-même augmenté la surface d'attaque pour les pirates. Si les attaques ont toujours ciblé les vulnérabilités logicielles, au cours des deux dernières décennies, les attaques exploitant les vulnérabilités matérielles des systèmes informatiques sont devenues suffisamment graves pour ne plus être ignorées. En 2018, par exemple, la divulgation des attaques Spectre et Meltdown a mis sur le devant de la scène les problèmes que peuvent poser certaines optimisations faites dans la microarchitecture des systèmes. Malheureusement, la détection et la protection contre ces attaques se révèlent particulièrement complexes, et posent donc aujourd'hui de nombreux défis : (1) le niveau élevé de complexité et de variabilité de la microarchitecture implique une grande difficulté à identifier les sources de vulnérabilité; (2) les contremesures impliquant une modification de la microarchitecture peuvent impacter significativement les performances globales du système complet; et (3) les contremesures doivent pouvoir s'adapter à l'évolution des attaques. Pour donner des éléments de réponse, cette thèse s'est intéressée à l'utilisation des informations qui sont disponibles au niveau de la microarchitecture pour construire des méthodes de détection efficaces.Ces travaux ont en particulier abouti à la construction d'un framework permettant la détection d'attaques qui laissent des empreintes au niveau de la couche microarchitecturale. Ce framework propose : (1) d'utiliser les informations microarchitecturales pour la détection des attaques, couvrant efficacement les attaques visant les vulnérabilités microarchitecturales; (2) de proposer une méthodologie pour aider les concepteurs dans le choix des informations pertinentes à extraire de la microarchitecture; (3) d'utiliser des connexions dédiées pour la transmission de ces informations microarchitecturales afin de garantir une haute bande passante; et (4) d'utiliser du matériel reconfigurable en conjonction avec du logiciel pour implémenter la logique de détection des attaques. Cette combinaison de logiciel et matériel reconfigurable (constituant le module de détection) permet à la fois de réduire l'impact sur les performances grâce à de l'accélération matérielle, et de mettre à jour la logique de détection afin de s'adapter à l'évolution des menaces par la reconfiguration au cours du cycle de vie du système. Nous présentons en détails les changements requis au niveau de la microarchitecture et du système d'exploitation, la méthodologie pour sélectionner les informations microarchitecturales appropriées, l'intégration de ce framework dans un système informatique spécifique, ainsi que la description du fonctionnement du système final pendant son cycle de vie. Cette thèse décrit pour finir deux cas d'étude menés sur un prototype (basé sur un coeur RISC-V) sur un FPGA, et montre comment des logiques relativement simples implantées dans le module de détection nous ont permis de détecter des attaques de classes différentes (attaque visant les caches et attaques de type ROP) sur un système complet exécutant un système d'exploitation, via l'exploitation d'informations provenant de la microarchitecture
In recent years, computer systems have evolved quickly. This evolution concerns different layers of the system, both software (operating systems and user programs) and hardware (microarchitecture design and chip technology). While this evolution allows to enrich the functionalities and improve the performance, it has also increased the complexity of the systems. It is difficult, if not impossible, to fully understand a particular modern computer system, and a greater complexity also stands for a larger attack surface for hackers. While most of the attacks target software vulnerabilities, over the past two decades, attacks exploiting hardware vulnerabilities have emerged and demonstrated their serious impact. For example, in 2018, the Spectre and Meltdown attacks have been disclosed, that exploited vulnerabilities in the microarchitecture layer to allow powerful arbitrary reads, and highlighted the security issues that can arise from certain optimizations of system microarchitecture. Detecting and preventing such attacks is not intuitive and there are many challenges to deal with: (1) the great difficulty in identifying sources of vulnerability implied by the high level of complexity and variability of different microarchitectures; (2) the significant impact of countermeasures on overall performance and on modifications to the system's hardware microarchitecture generally not desired; and (3) the necessity to design countermeasures able to adapt to the evolution of the attack after deployment of the system. To face these challenges, this thesis focuses on the use of information available at the microarchitecture level to build efficient attack detection methods.In particular, we describe a framework allowing the dynamic detection of attacks that leave fingerprints at the system's microarchitecture layer. This framework proposes: (1) the use microarchitectural information for attack detection, which can effectively cover attacks targeting microarchitectural vulnerabilities; (2) a methodology that assists designers in selecting relevant microarchitectural information to extract; (3) the use of dedicated connections for the transmission of information extracted, in order to ensure high transmission bandwidth and prevent data loss; and (4) the use of reconfigurable hardware in conjunction with software to implement attack detection logic. This combination (composing to the so-called detection module) reduces the performance overhead through hardware acceleration, and allows updating detection logic during the system lifetime with reconfiguration in order to adapt to the evolution of attacks. We present in detail the proposed architecture and modification needed on the operating system, the methodology for selecting appropriate microarchitectural information and for integrating this framework into a specific computer system, and we describe how the final system integrating our detection module is able to detect attacks and adapt to attack evolution. This thesis also provides two use-case studies implemented on a prototype (based on a RISC-V core with a Linux operating system) on an FPGA. It shows that, thanks to the analysis of microarchitectural information, relatively simple logic implemented in the detection module is sufficient to detect different classes of attacks (cache side-channel attack and ROP attack)

Cette thèse présente l'approche multi-compartiment, qui autorise un co-hébergement sécurisé et flexible de plusieurs piles logicielles autonomes au sein d'un même système multiprocesseur intégré sur puce. Dans le marché des appareils orientés multimédia, ces piles logicielles autonomes représentent généralement les intérêts des différentes parties prenantes. Ces parties prenantes sont multiples (fabricants, fournisseurs d'accès, fournisseurs de contenu, utilisateurs, etc.) et ne se font pas forcément confiance entre elles, d'où la nécessité de trouver une manière de les exécuter ensemble mais avec une certaine garantie d'isolation. Les puces multimédia étant matériellement fortement hétérogènes -- peu de processeurs généralistes sont assistés par une multitude de processeurs ou coprocesseurs spécialisés -- et à mémoire partagée, il est difficile voire impossible de résoudre cette problématique uniquement avec les récentes techniques de co-hébergement (virtualisation). L'approche multi-compartiment consiste en un nouveau modèle de confiance, plus flexible et générique que l'existant, qui permet à des piles logicielles variées de s'exécuter simultanément et de façon sécurisée sur des plateformes matérielles hétérogènes. Le cœur de l'approche est notamment composé d'un mécanisme global de protection, responsable du partage sécurisé de l'unique espace d'adressage et logiquement placé dans le réseau d'interconnexion afin de garantir le meilleur contrôle. Cette approche présente également des solutions pour le partage des périphériques, notamment des périphériques ayant une capacité DMA, entre ces piles logicielles. Enfin, l'approche propose des solutions pour le problème de redirection des interruptions matérielles, un aspect collatéral au partage des périphériques. Les principaux composants des solutions matérielles et logicielles proposées sont mis en œuvre lors de la conception d'une plateforme d'expérimentation, sous la forme d'un prototype virtuel. Outre la validation de l'approche, cette plateforme permet d'en mesurer le coût, en termes de performance et de surface de silicium. Concernant ces deux aspects, les résultats obtenus montrent que le coût est négligeable.

La fiabilité et la sécurité des réseaux de communication nécessitent des composants efficaces pour analyser finement le trafic de données. La diversification des services ainsi que l'augmentation des débits obligent les systèmes d'analyse à être plus performants pour gérer des débits de plusieurs centaines, voire milliers de Gigabits par seconde. Les solutions logicielles communément utilisées offrent une flexibilité et une accessibilité bienvenues pour les opérateurs du réseau mais ne suffisent plus pour répondre à ces fortes contraintes dans de nombreux cas critiques.Cette thèse étudie des solutions architecturales reposant sur des puces programmables de type Field-Programmable Gate Array (FPGA) qui allient puissance de calcul et flexibilité de traitement. Des cartes équipées de telles puces sont intégrées dans un flot de traitement commun logiciel/matériel afin de compenser les lacunes de chaque élément. Les composants du réseau développés avec cette approche innovante garantissent un traitement exhaustif des paquets circulant sur les liens physiques tout en conservant la flexibilité des solutions logicielles conventionnelles, ce qui est unique dans l'état de l'art.Cette approche est validée par la conception et l'implémentation d'une architecture de traitement de paquets flexible sur FPGA. Celle-ci peut traiter n'importe quel type de paquet au coût d'un faible surplus de consommation de ressources. Elle est de plus complètement paramétrable à partir du logiciel. La solution proposée permet ainsi un usage transparent de la puissance d'un accélérateur matériel par un ingénieur réseau sans nécessiter de compétence préalable en conception de circuits numériques
The reliability and the security of communication networks require efficient components to finely analyze the traffic of data. Service diversification and through put increase force network operators to constantly improve analysis systems in order to handle through puts of hundreds,even thousands of Gigabits per second. Commonly used solutions are software oriented solutions that offer a flexibility and an accessibility welcome for network operators, but they can no more answer these strong constraints in many critical cases.This thesis studies architectural solutions based on programmable chips like Field-Programmable Gate Arrays (FPGAs) combining computation power and processing flexibility. Boards equipped with such chips are integrated into a common software/hardware processing flow in order to balance short comings of each element. Network components developed with this innovative approach ensure an exhaustive processing of packets transmitted on physical links while keeping the flexibility of usual software solutions, which was never encountered in the previous state of theart.This approach is validated by the design and the implementation of a flexible packet processing architecture on FPGA. It is able to process any packet type at the cost of slight resources over consumption. It is moreover fully customizable from the software part. With the proposed solution, network engineers can transparently use the processing power of an hardware accelerator without the need of prior knowledge in digital circuit design

Cette thèse a été effectuée à Télécom Paris et a été financée par Nokia Bell Labs France. Dans cette thèse sont étudiées différentes techniques visant à la gestion des interblocages et de la saturation des capacités mémoires dans les systèmes embarqués. Ce travail trouve sa motivation dans la complexification de l’architecture des systèmes informatiques au cours des dernières décennies, notamment avec la généralisation des architectures hétérogènes et Non-Uniform Memory Access (NUMA). Cette évolution se constate dans tous types de systèmes informatiques, de l’embarqué sur Multi-Processor System on a Chip (MPSoC) aux systèmes distribués pour le calcul haute performance (High-Performance Computing). Nous nous intéressons en particulier au problème de la saturation des capacités mémoires dans les systèmes embarqués utilisés pour le traitement numérique du signal (Digital Signal Processing). Nos contributions peuvent toutefois être utilisées pour d’autres types d’applications et de plateformes.Cette thèse apporte trois contributions :(1) Nous présentons une technique de prévention des interblocages se basant sur l’étude des cliques dans un type de graphes, les Memory Exclusion Graphs. Ces graphes représentent les buffers alloués en mémoire et leur possibilité d’allocation simultanée.(2) Nous présentons une optimisation de l’analyse de vivacité conventionnellement utilisée pour l’étude de la saturation mémoire, permettant d’analyser des systèmes plus complexes en un temps réduit. (3) Nous avons développé une technique d’évitement des interblocages utilisant les résultats de l’analyse de vivacité. Cette technique d’évitement a été intégrée à un environnement d’exécution expérimental.Nous évaluons la première et la deuxième contribution en les comparant à un outil issu de l’état de l’art.Pour conclure, nous proposons plusieurs pistes de travaux futurs sur la base des contributions de la thèse
This thesis has been realized at Télécom Paris and it has been financed by Nokia Bell Labs France. It studies different techniques to handle the issue of deadlocks and memory shortages in computing systems. Its work is motivated by the rise over the past decades of heterogeneous and Non-Uniform Memory Access (NUMA) architectures in all varieties computing systems, from embedded systems running on Multi-Processor Systems on a Chip (MPSoCs) to distributed High-Performance Computing (HPC) systems. We focus more specifically on the issue of memory shortages in embedded systems used for Digital Signal Processing, but our contributions could be applied to different applications and platforms.The contributions of this thesis are threefold:(1) we present a deadlock prevention technique based on the analysis of cliques in Memory Exclusion Graphs, which are graphs representing buffers allocated in memory and whether they might get simultaneously allocated;(2) we present an optimization on the conventional liveness analysis for memory shortages, allowing to execute the liveness analysis in reasonable time for larger systems than previously supported;(3) we developed a deadlock avoidance strategy using results from the liveness analysis, and integrated it into an experimental run-time environment.We evaluate our first and second contributions in comparison to an existing state-of-the-art tool.Finally we propose multiple leads to improve on the contributions of the thesis

Les langues locales ou langues maternelles propres aux individus jouent un rôle important pour leur épanouissement dans leurs différentes activités socio-économiques. Les langues africaines, et spécifiquement les langues camerounaises sont exposées à la disparition au profit des langues étrangères adoptées comme langues officielles au lendemain des indépendances. C’est la raison pour laquelle il est primordial de les numériser et les intégrer dans la majorité des services dématérialisés pour leur pérennisation. La reconnaissance vocale, largement utilisée comme interface d'interaction homme machine, peut être non seulement un outil d'intégration des langues locales dans les applications, mais aussi un outil de collecte et de numérisation des corpus. Les systèmes embarqués sont l'environnement par excellence de déploiement des applications qui exploitent cette interface d'interaction homme machine. Cela implique qu'il est nécessaire de prendre des mesures (à travers la réduction du temps de réponse) pour satisfaire la contrainte de temps réel très souvent rencontrée dans ce type d'application. Deux approches existent pour la réduction du temps de réponse des applications à savoir la parallélisation et l'usage des architectures matérielles efficaces. Dans cette thèse, nous exploitons une approche hybride pour réduire le temps de réponse d'une application. Nous le faisons par la parallélisation de cette application et sa mise en œuvre sur architecture reconfigurable. Une architecture dont les langages de mise en œuvre sont connus pour être de bas niveau. De plus, au vu de la multitude des problématiques posées par la mise en œuvre des systèmes parallèles sur architecture reconfigurable, il se pose un problème de productivité de l'ingénieur. Dans cette thèse, en vue de mettre en œuvre un système de reconnaissance vocale temps réel sur système embarqué, nous proposons, une approche de mise en œuvre productive d'applications parallèles sur architecture reconfigurable. Notre approche exploite MATIP un outil de conception orienté plateforme, comme FPGA Overlay basé sur la synthèse de haut niveau. Nous exploitons cette approche pour mettre en œuvre un modèle parallèle d'un algorithme d'extraction des caractéristiques pour la reconnaissance des langues à tons (caractéristique de la majorité des langues camerounaises). L'expérimentation de cette solution sur des mots isolés de la langue Kóló, en comparaison à d'autres propositions (version logicielle et IP matérielles), montre que, notre approche est non seulement productive en temps de mise en œuvre, mais aussi l'application parallèle obtenue est efficace en temps de traitement. C’est la raison pour laquelle nous avons mis en œuvre XMATIP une extension de MATIP pour rendre cette approche compatible à la co-conception et co-synthèse matérielle logicielle
Local languages or mother tongues of individuals play an essential role in their fulfillment in their various socio-economic activities. African languages and specifically Cameroonian languages are exposed to disappearance in favor of foreign languages adopted as official languages after independence. This is why it is essential to digitalize and integrate them into the majority of dematerialized services for their sustainability. Speech recognition, widely used as a human-machine interface, can be not only a tool for integrating local languages into applications but also a tool for collecting and digitizing corpora. Embedded systems are the preferred environment for deploying applications that use this human-machine interface. This implies that it is necessary to take measures (through the reduction of the reaction time) to satisfy the real-time constraint very often met in this type of application. Two approaches exist for the reduction of the application's response time, namely parallelization and the use of efficient hardware architectures. In this thesis, we exploit a hybrid approach to reduce the response time of an application. We do this by parallelizing this application and implementing it on a reconfigurable architecture. An architecture whose implementation languages are known to be low-level. Moreover, given the multitude of problems posed by the implementation of parallel systems on reconfigurable architecture, there is a problem with design productivity for the engineer. In this thesis, to implement a real-time speech recognition system on an embedded system, we propose an approach for the productive implementation of parallel applications on reconfigurable architecture. Our approach exploits MATIP, a platform-based design tool, as an FPGA Overlay based on high-level synthesis. We exploit this approach to implement a parallel model of a feature extraction algorithm for the recognition of tonal languages (characteristic of the majority of Cameroonian languages). The experimentation of this implementation on isolated words of the Kóló language, in comparison to other implementations (software version and hardware IP), shows that our approach is not only productive in implementation time but also the obtained parallel application is efficient in processing time. This is the reason why we implemented XMATIP an extension of MATIP to make this approach compatible with hardware-software co-design and co-synthesis

Ce travail de thèse porte précisément sur la prise en charge du matériel embarqué dans la modélisation de l'application temps-réel. Afin d'améliorer le développement du matériel et de faciliter la communication des décisions architecturales au flot logiciel, nous avons adopté l'ingénierie dirigée par les modèles dans la conception, simulation et implantation de la plateforme matérielle. En effet, nous avons défini un langage de modélisation HRM (Hardware Resource Model) pour la description de plateformes matérielles sous différentes vues et à différents niveaux de détail. Nous avons ensuite conçu une méthodologie de modélisation du matériel en HRM pour assister tout utilisateur dans la construction de modèles de plateformes. Nous avons également développé un outillage complet et automatisé pour la simulation des plateformes matérielles ainsi modélisées. Enfin, nous décrivons un processus d'unification entre HRM et le standard d'implantation du matériel IP-XACT. Pour mieux prendre en charge le modèle de la plateforme matérielle dans la conception du système temps-réel, nous avons spécifiés des règles et des contraintes d'allocation qui régissent les placements des entités logicielles sur les ressources matérielles. Puis nous avons proposé des mécanismes d'adéquation pour adapter des configurations à priori inadéquates. Pour finir et illustrer l'agencement de toutes ces contributions dans le cadre d'un même processus de développement, nous avons développé une chenille de robots unicycles qui roulent sans glisser sur un plan horizontal. Il s'agit d'un système qui est à la fois temps-réel, embarqué, multi-tâches, distribué, répétitif et paramétrable
This PhD work focuses on the hardware support when modeling real-time systems. To improve the development of hardware and to communicate architectural intends to the software flow, we adopted the model driven engineering for design, simulation and implementation of hardware platforms. We have first defined a modeling language HRM (Hardware Resource Model) that describes hardware platforms with different views and at different levels of detail. Then, we developed a methodology based on HRM to help users in the construction of their platforms models. We have also developed automated tools for the simulation of these hardware models. Finally, we provide an efficient process of unification between HRM and the recent standard of hardware implementation IP-XACT. As our purpose is to take into consideration the hardware properties during the system design, we have specified rules and constraints that govem allocation of software entities onto hardware resources. After that, we proposed mechanisms to adapt inadequate configurations. Finally, we illustrate all these contributions within the same case study, which is a robots chain. It is realtime, embedded, multi-tasking, distributed, repetitive and configurable system

Cette these traite de la specification, de la conception et du prototypage rapide des systemes complexes. Nous proposons une approche d'ingenierie systeme basee sur les concepts de la conception concurrente materiel/logiciel co-design et nous l'evaluons sur un calculateur embarque experimental de l'airbus a340. Cette approche est definie a la lumiere d'une etude des methodes de conception existantes a aerospatiale aeronautique et d'une synthese de l'etat de l'art du co-design. Elle se caracterise par une etape de specification multi-formalismes, un partitionnement materiel/logiciel semi-automatique base sur les analyses de performances et une etape finale de prototypage sur des technologies programmables fpga. Outre l'introduction d'une nouvelle approche pour la modelisation et la specification multi-formalismes des calculateurs embarques, des techniques de composition des specifications partielles ont ete suggerees. Nous avons egalement etudie l'impact de l'utilisation de la nouvelle generation d'outils graphiques de specification executable sur les metiers du logiciel et du materiel. L'une des contributions de la these est l'aide a la definition et au prototypage d'architectures des calculateurs embarques par une exploration de l'espace des alternatives de partitionnement materiel/logiciel. Une methode de partitionnement fondee sur des analyses de performances avec l'outil ses/workbench a ete presentee. L'originalite de la methode de prototypage rapide reside dans sa flexibilite et dans l'accessibilite au prototype. Une plate-forme a base de pc-pentium et de circuits programmables fpga a ete definie et experimentee pour la realisation d'un prototype de la fonction arinc 429

Dans le cadre de la modélisation de systèmes complexes, la conception d'entrée ou appelée système représente le plus haut niveau d'abstraction du système global, ceci avant tout choix en terme d'implantation et de technologies. À ce tout premier stade de la conception, l'utilisation d'un langage formel de spécification est de plus en plus considéré comme le fondement d'un réel processus de validation en particulier dans le cas d'exigences de sûreté. Cette thèse met en lumière la nécessité d'une modélisation par raffinement: de la spécfication la plus abstraite vers un point de description proche de l'implémentation afin d'assurer (1) la traçabilité des besoins et des exigences, (2) une meilleure gestion du développement et (3) surtout une conception sûre des systèmes car générée par construction prouvée et ceci que ces sytèmes fassent appel à des technologies logicielles, numériques ou analogiques, voire autres. Le travail qui a été mené a consisté à mettre en perspective la taxinomie des langages ADL, le modèle de développement utilisé dans le cadre des composants électroniques et la méthode par raffinement, dite Méthode B. Ceci nous a permis de réaliser la plateforme BHDL Tool : plateforme de conception de circuits électroniques intégrant (1) une interface de description structurelle de composants électroniques, (2) un générateur de code VHDL et enfin (3) un traducteur en un langage formel pour les preuves de raffinement sous l'Atelier B.

Les appareils mobiles, à chaque nouvelle version des normes et suivant les demandes continues de nouveaux services par les utilisateurs, doivent prendre en charge de plus en plus de fonctionnalités, qui deviennent également de plus en plus exigeantes du point de vue informatique. Par conséquent, être en mesure de répondre aux nouvelles exigences tout en fournissant des puces à faible consommation d’énergie est aujourd’hui le défi le plus important pour les concepteurs de systèmes pour appareils mobiles. Pour relever ce défi, de nouvelles approches de modélisation de la performance et de la puissance au niveau système ont été proposées, permettant d'explorer les architectures matérielles/ logicielles (HW / SW) dès les toutes premières étapes d'un flot de conception de systèmes sur puce (SoC). Cependant, les solutions existantes prennent en charge de manière limitée l'optimisation de la puissance du système de mémoire (y compris la mémoire SDRAM), qui peut occuper plus de 70% de la surface d'une puce et consommer plus de 30% de l'énergie totale. Dans nos travaux, nous proposons un cadre de simulation basé sur SystemC-TLM au niveau Electronic System Level (ESL), capable de prendre en charge l’exploration commune d’une architecture SoC et de sa configuration mémoire. Ce nouveau cadre permet d’optimiser la consommation d’énergie des SoC tout en faisant correspondre les performances requises en termes de puissance et de performances, de bande passante mémoire et de temps de latence
Mobile devices, at each new release of the standards and following users’ continuous requests of new services, have to support more and more features, which are also becoming more and more demanding from the computational point of view. As a consequence, being able to fulfil new requirements and at the same time to provide power efficient chips is nowadays the most important challenge for mobile devices system designers. To tackle this challenge, novel system level performance and power modeling approaches have been proposed allowing hardware/software (HW/SW) architectures to be explored right at the very first steps of a System-on-Chip (SoC) design flow. However, existing solutions have limited support for the power optimization of the memory system (including SDRAM) that may occupy more than 70% of a chip area and consume more than 30% of the total energy. In our work, we propose a SystemC-TLM-based simulation framework at Electronic System Level (ESL), which is able to support the joint exploration of a SoC architecture and its memory configuration. This new framework helps in optimizing the SoC energy consumption while matching the required performance in terms of power and performance, as well as of memory bandwidth and latency