Relevant bibliographies by topics / CMOS 65 nm, 45 nm and 32 nm

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  1. Journal articles
  2. Dissertations / Theses
  3. Book chapters
  4. Conference papers

Academic literature on the topic 'CMOS 65 nm, 45 nm and 32 nm'

Author: Grafiati
Published: 12 October 2022
Last updated: 18 November 2022

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Journal articles on the topic "CMOS 65 nm, 45 nm and 32 nm"

1

Wilk, Seth J., William Lepkowski, and Trevor J. Thornton. "32 dBm Power Amplifier on 45 nm SOI CMOS." IEEE Microwave and Wireless Components Letters 23, no. 3 (March 2013): 161–63. http://dx.doi.org/10.1109/lmwc.2013.2245413.

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2

Yadav, Vinamrata, Nikhil Saxena, and Amit Rajput. "Process Variation and Optimization of Two Stage CMOS Operational Amplifier at 45 nm and 32 nm Technology." Journal of Computational and Theoretical Nanoscience 14, no. 8 (August 1, 2017): 3653–56. http://dx.doi.org/10.1166/jctn.2017.6999.

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3

HE, Xun, Xin JIN, Minghui WANG, Dajiang ZHOU, and Satoshi GOTO. "A 98 GMACs/W 32-Core Vector Processor in 65 nm CMOS." IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E94-A, no. 12 (2011): 2609–18. http://dx.doi.org/10.1587/transfun.e94.a.2609.

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4

England, Troy D., Rajan Arora, Zachary E. Fleetwood, Nelson E. Lourenco, Kurt A. Moen, Adilson S. Cardoso, Dale McMorrow, et al. "An Investigation of Single Event Transient Response in 45-nm and 32-nm SOI RF-CMOS Devices and Circuits." IEEE Transactions on Nuclear Science 60, no. 6 (December 2013): 4405–11. http://dx.doi.org/10.1109/tns.2013.2289368.

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5

Sathishkumar, Arumugam, and Siddhan Saravanan. "A Low-Noise Dynamic Comparator with Offset Calibration for CMOS Image Sensor Architecture." Journal of Circuits, Systems and Computers 28, no. 02 (November 12, 2018): 1950022. http://dx.doi.org/10.1142/s0218126619500221.

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Abstract:
A low-noise, high-speed, low-input-capacitance switched dynamic comparator (SDC) CMOS image sensor architecture is presented in this paper. The comparator design occupying less area and consuming lesser power is suitable for bank of comparators in CMOS image readouts. The proposed dynamic comparator eliminates the stacking issue related to the conventional comparator and reduces the offset noise further. The need for low-noise, low-power, area-efficient and high-speed flash analog-to-digital converters (ADCs) in many applications today motivated us to design a comparator for ADC. The rail-to-rail output swing is also improved. The input capacitance is reduced by using shared first-stage technique. The comparator is designed with constant [Formula: see text]/[Formula: see text] biasing to suppress the environmental drift. The simulation results from 45-nm and 65-nm CMOS technologies confirm the analysis results. It is shown that in the proposed dynamic comparator both the power consumption and delay time are significantly reduced. The maximum clock frequency of the proposed comparator can be increased to 3.5[Formula: see text]GHz and 2.2[Formula: see text]GHz at supply voltages of 1[Formula: see text]V and 0.6[Formula: see text]V, respectively. Simulations are carried out using predictive technology models for 45[Formula: see text]nm and 65[Formula: see text]nm in HSPICE.
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6

Wei, Jiaju, and Zhigong Wang. "Characterization of on-chip balun with patterned floating shield in 65 nm CMOS." Journal of Semiconductors 32, no. 10 (October 2011): 104008. http://dx.doi.org/10.1088/1674-4926/32/10/104008.

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7

Thakkar, Chintan, Lingkai Kong, Kwangmo Jung, Antoine Frappe, and Elad Alon. "A 10 Gb/s 45 mW Adaptive 60 GHz Baseband in 65 nm CMOS." IEEE Journal of Solid-State Circuits 47, no. 4 (April 2012): 952–68. http://dx.doi.org/10.1109/jssc.2012.2184651.

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8

Magnone, Paolo, Felice Crupi, Nicole Wils, Ruchil Jain, Hans Tuinhout, Pietro Andricciola, Gino Giusi, and Claudio Fiegna. "Impact of Hot Carriers on nMOSFET Variability in 45- and 65-nm CMOS Technologies." IEEE Transactions on Electron Devices 58, no. 8 (August 2011): 2347–53. http://dx.doi.org/10.1109/ted.2011.2156414.

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9

Seifert, Norbert, Balkaran Gill, Jonathan A. Pellish, Paul W. Marshall, and Kenneth A. LaBel. "The Susceptibility of 45 and 32 nm Bulk CMOS Latches to Low-Energy Protons." IEEE Transactions on Nuclear Science 58, no. 6 (December 2011): 2711–18. http://dx.doi.org/10.1109/tns.2011.2171004.

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10

Roshan-Zamir, Ashkan, Osama Elhadidy, Hae-Woong Yang, and Samuel Palermo. "A Reconfigurable 16/32 Gb/s Dual-Mode NRZ/PAM4 SerDes in 65-nm CMOS." IEEE Journal of Solid-State Circuits 52, no. 9 (September 2017): 2430–47. http://dx.doi.org/10.1109/jssc.2017.2705070.

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Dissertations / Theses on the topic "CMOS 65 nm, 45 nm and 32 nm"

1

Quémerais, Thomas. "Conception et étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées." Grenoble INPG, 2010. http://www.theses.fr/2010INPG0158.

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Abstract:
Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevés des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie
With the emergence of millimeter-wave applications such as automotive radar or WHDMI, the reliability became a very important issue for the industry. In a radio transceiver, the main reliability problems concern the MOS transistors used in the power amplifiers, due to the high power level. These devices are subject to deterioration by the hot carrier phenomenon. This impacts heavily the power amplifiers performances. This thesis work concerns the design and the study of the reliability of millimeter-wave power amplifiers in advanced CMOS technologies. The manuscript is divided into four chapters. The two first one concern the study, the design, the modeling and the characterization of integrated active and passive elements on silicon and used into power amplifiers at millimeter wave frequencies. The third chapter describes the three power amplifiers designed and realized for reliability tests. The final chapter provides a comprehensive study of the reliability of these circuits to calculate their lifetime
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2

Quémerais, Thomas. "Conception et Etude de la Fiabilité des Amplificateurs de Puissance Fonctionnant aux Fréquences Millimétriques en Technologies CMOS Avancées." Phd thesis, 2010. http://tel.archives-ouvertes.fr/tel-00558711.

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Abstract:
Avec l'émergence d'applications millimétriques telles que le radar automobile ou le WHDMI, la fiabilité est devenue un enjeu extrêmement important pour l'industrie. Dans un émetteur/récepteur radio, les problèmes de fiabilité concernent principalement les transistors MOS intégrés dans les amplificateurs de puissance, compte-tenu des niveaux relativement élevé des puissances. Ces composants sont susceptibles de se détériorer fortement par le phénomène de l'injection de porteurs chauds impactant lourdement les performances des amplificateurs. Ce travail de thèse concerne la conception et l'étude de la fiabilité des amplificateurs de puissance fonctionnant aux fréquences millimétriques en technologies CMOS avancées. Le mémoire est articulé autour de quatre chapitres. Les deux premiers chapitres concernent l'étude, la conception, la modélisation et la caractérisation des éléments actifs et passifs intégrés sur silicium et utilisés pour réaliser des amplificateurs de puissance aux fréquences millimétriques. Le troisième chapitre décrit les trois amplificateurs de puissance conçus et réalisés pour les tests de fiabilité. Enfin, le dernier chapitre propose une étude complète de la fiabilité de ces circuits jusqu'au calcul de leur temps de vie.
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Imbert, Bruno. "ETUDE DE LA FORMATION DU SILICIURE DE NICKEL-PLATINE INTEGRE DANS LA FABRICATION DE TRANSISTORS CMOS POUR LES TECHNOLOGIES 65 ET 45 NM." Phd thesis, 2009. http://tel.archives-ouvertes.fr/tel-00421859.

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Abstract:
L'intégration du siliciure de nickel allié à un faible pourcentage de platine dans un environnement de transistors CMOS génère des difficultés à contrôler sa formation. Ces problèmes peuvent se traduire par une migration anormale du nickel court-circuitant le transistor, impactant les rendements de fabrication. L'objectif de cette thèse est d'améliorer la compréhension de ce phénomène physique apparaissant de manière aléatoire à l'échelle d'un circuit intégré pour la microélectronique avancée. L'étude de ce phénomène rare a été conduite à l'aide de méthodes de caractérisation locales aux limites des possibilités techniques actuelles : détection des fuites par contraste de tension, SIMS, Microscopie électronique et sonde atomique tomographique. L'ensemble des résultats statistiques et des caractérisations réalisées ont permis de proposer un scénario de formation des défauts du siliciure en fonction des conditions de sa formation et de la redistribution des éléments chimiques en présence.
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Book chapters on the topic "CMOS 65 nm, 45 nm and 32 nm"

1

Sahu, Anil Kumar, G. R. Sinha, and Sapna Soni. "Design of Sigma-Delta Converter Using 65 nm CMOS Technology for Nerves Organization in Brain Machine Interface." In Data Management, Analytics and Innovation, 413–23. Singapore: Springer Singapore, 2019. http://dx.doi.org/10.1007/978-981-32-9949-8_28.

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2

Kammari, Raviteja, and Vijaya Sankara Rao Pasupureddi. "A Widely Linear, Power Efficient, Charge Controlled Delay Element for Multi-phase Clock Generation in 1.2 V, 65 nm CMOS." In Communications in Computer and Information Science, 202–14. Singapore: Springer Singapore, 2019. http://dx.doi.org/10.1007/978-981-32-9767-8_18.

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3

Pang, Zhengbin, Fangxu Lv, Weiping Tang, Mingche Lai, Kaile Guo, Yuxuan Wu, Tao Liu, Miaomiao Wu, and Dechao Lu. "A 32 Gb/s Low Power Little Area Re-timer with PI Based CDR in 65 nm CMOS Technology." In Communications in Computer and Information Science, 31–42. Singapore: Springer Singapore, 2020. http://dx.doi.org/10.1007/978-981-15-8135-9_3.

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Conference papers on the topic "CMOS 65 nm, 45 nm and 32 nm"

1

Boyd, Sarah, David Dornfeld, Nikhil Krishnan, and Mehran Moalem. "Environmental Challenges for 45-nm and 32-nm node CMOS Logic." In 2007 IEEE International Symposium on Electronics and the Environment. IEEE, 2007. http://dx.doi.org/10.1109/isee.2007.369375.

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2

Fang, Tong, Min Liu, Li-Yuan Liu, Zi-Teng Cai, Run-Jiang Dou, Peng Feng, Nan Qi, Zhao Zhang, Jian Liu, and Nan-Jian Wu. "A 32×32 Array Terahertz Sensor in 65-nm CMOS Technology." In 2021 IEEE International Conference on Integrated Circuits, Technologies and Applications (ICTA). IEEE, 2021. http://dx.doi.org/10.1109/icta53157.2021.9661999.

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3

Le Gratiet, Bertrand, Frank Sundermann, Jean Massin, Marianne Decaux, Nicolas Thivolle, Fabrice Baron, Alain Ostrovsky, et al. "Improved CD control for 45-40 nm CMOS logic patterning: anticipation for 32-28 nm." In SPIE Advanced Lithography, edited by Christopher J. Raymond. SPIE, 2010. http://dx.doi.org/10.1117/12.845987.

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4

Tripathi, S. K., Mohd Samar Ansari, and Iqbal A. Khan. "Performance Comparison of a Current Conveyor in 0.35 μm & 65 nm CMOS and 32 nm CNFET." In 2014 International Conference on Devices, Circuits and Communications (ICDCCom). IEEE, 2014. http://dx.doi.org/10.1109/icdccom.2014.7024735.

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5

Imai, Kiyotaka. "Low Standby Power CMOS Process Integration Scheme for 45-32 nm node." In 2007 International Conference on Solid State Devices and Materials. The Japan Society of Applied Physics, 2007. http://dx.doi.org/10.7567/ssdm.2007.b-3-1.

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6

Banno, N., M. Tada, T. Sakamoto, K. Okamoto, M. Miyamura, N. Iguchi, T. Nohisa, and H. Hada. "Nonvolatile 32×32 crossbar atom switch block integrated on a 65-nm CMOS platform." In 2012 IEEE Symposium on VLSI Technology. IEEE, 2012. http://dx.doi.org/10.1109/vlsit.2012.6242450.

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7

Shin, Donghyup, and Gabriel M. Rebeiz. "A 32-Gbps 4×4 passive cross-point switch in 45-nm SOI CMOS." In 2013 IEEE Radio Frequency Integrated Circuits Symposium (RFIC). IEEE, 2013. http://dx.doi.org/10.1109/rfic.2013.6569575.

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8

Kuo, Tai-Yu, Yen-Ting Lin, Chun-Nien Chen, and Huei Wang. "A 40-GHz High Linearity Transmitter in 65-nm CMOS Technology with 32-dBm OIP3." In 2019 IEEE/MTT-S International Microwave Symposium - IMS 2019. IEEE, 2019. http://dx.doi.org/10.1109/mwsym.2019.8700795.

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9

Shickova, A., T. Kauerauf, A. Rothschild, M. Aoulaiche, S. Sahhaf, B. Kaczer, A. Veloso, et al. "Addressing Key Concerns for Implementation of Ni FUSI into Manufacturing for 45/32 nm CMOS." In 2007 IEEE Symposium on VLSI Technology. IEEE, 2007. http://dx.doi.org/10.1109/vlsit.2007.4339765.

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Tran, A. T., and B. M. Baas. "Design of an energy-efficient 32-bit adder operating at subthreshold voltages in 45-nm CMOS." In 2010 Third International Conference on Communications and Electronics (ICCE 2010). IEEE, 2010. http://dx.doi.org/10.1109/icce.2010.5670687.

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