Dissertations / Theses on the topic 'Circuit Intégrés'
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Archambeau, Éric. "Test fonctionnel des circuits intégrés digitaux." Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00316164.
Abstract:
L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III)
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Palmier, Luc. "Conception fonctionnelle de circuits intégrés de traitement d'image." Paris 11, 1985. http://www.theses.fr/1985PA112246.
Abstract:
Ce travail présente une conception fonctionnelle de circuits intégrés de traitement d’image. En fonction de critères systématiques tels que tranchabilité et cascadabilité, les circuits implantés sont associés pour augmenter la dynamique de traitement, et pour varier les types d’opérateurs utilisées suivant la nature des supports de données. Différentes possibilités d’intégration sont décrites ainsi qu’un certain nombre d’exemples de circuits intégrés spécialisés. Nous détaillons la définition, l’intégration et les tests de trois fonctionnelles élémentaires de traitement d’image. En conclusion, sont évoquées la démarche générale adoptée pour la conception fonctionnelle de circuits intégrés et les perspectives envisagées pour ce type d’intégrationThis work is concerned with a functional approach to image processing integrated circuit design. Aiming to adjust dynamically some processing features to enable various enough types of operators and to adapt them to the given data, the chips are supposed to be easily associated using predetermined criteria for slicing and cascading. This, different possibilities of integration and several examples of specialized circuits are analysed. The definition, the effective integration and the test of three elementary image processing functions are described. An attempt of generalization towards the “functional” conception of chips and its future prospects are presented as a conclusion
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Chotin, Eric. "Placement automatique de circuits intégrés." Phd thesis, Grenoble INPG, 1992. http://tel.archives-ouvertes.fr/tel-00341773.
Abstract:
Cette thèse présente l'étude et l'implantation de deux méthodes pour le placement automatique de circuits intégrés. Un circuit intégré peut être considéré comme un ensemble de blocs et une liste d'interconnexions entre ces blocs. Le probleme du placement consiste a disposer les blocs sur la surface hôte en respectant diverses contraintes et en optimisant des critères comme la surface occupée et la longueur totale de connexions. Les méthodes présentées ici sont toutes les deux guidées par l'optimisation de la connectique. La première fait appel a une technique d'analyse de données, l'analyse d'un tableau de proximités. Dans un premier temps, des proximités sont definies entre les blocs de façon a refléter un agencement ideal en fonction de la connectique. L'utilisation de l'atp permet alors d'obtenir une disposition planaire des blocs respectant au mieux les proximités qui ont été définies. L'analyse effectuée fait le point sur les diverses façons de définir les proximités entre les blocs, ainsi que sur les traitements ultérieurs destines a l'obtention d'un placement réalisable. Les qualités et les limitations de cette approche sont ensuite discutées. La seconde methode est connue sous le nom de placement par bipartitionnements successifs. L'ensemble des blocs du circuit et la surface hôte sont ainsi bipartitionnes récursivement jusqu'à ce que l'emplacement de chaque bloc soit déterminé. A partir des algorithmes existants, des heuristiques ont été mises au point afin de permettre la prise en compte de contraintes supplémentaires comme le traitement des plots d'entrées-sorties ou des blocs pré-fixes. L'expérimentation a permis de valider ces heuristiques et de comparer les résultats du placement a ceux fournis par la première methode
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Deyine, Amjad. "Contribution au développement de techniques de stimulation laser dynamique pour la localisation de défauts dans les circuits VLSI." Thesis, Bordeaux 1, 2011. http://www.theses.fr/2011BOR14252/document.
Abstract:
L’objectif principal du projet est d’étudier les techniques d’analyses de défaillances des circuits intégrés VLSI basées sur l’emploi de laser. Les études ont été effectuées sur l’équipement à balayage laser MERIDIAN (DCGSystems) et le testeur Diamond D10 (Credence) disponible au CNES. Les travaux de thèse concernent l’amélioration des techniques dynamiques dites DLS comme « Dynamic Laser Stimulation ». Les techniques DLS consistent à perturber le fonctionnement d’un circuit intégré défaillant par effet photoélectrique ou effet photothermique, en fonctionnement dynamique, à l’aide d’un faisceau laser continu balayant la surface du circuit. Un faisceau laser modulé avec des impulsions supérieures à la nanoseconde et de façon synchrone avec le test électrique à l’aide d’un signal TTL peut être également avantageusement utilisé pour localiser des défauts non accessibles par des techniques purement statiques (OBIRCh, OBIC etc.). L’analyse de la réponse des paramètres électriques à la perturbation laser conduit à une identification de l’origine de la défaillance dynamique. L’optimisation des techniques DLS actuelles permet d’augmenter le taux de succès des analyses de défaillance et d’apporter des informations difficilement accessibles jusqu’alors, qui permettent la détermination de la cause racine de la défaillance.Dans un premier temps, le travail réalisé a consisté en l’amélioration du processus d’analyse des techniques DLS par l’intégration étroite avec le test de façon à observer tout paramètre électrique significatif lors du test DLS. Ainsi, les techniques de « Pass-Fail Mapping » ou encore les techniques paramétriques de localisation de défauts ont été implémentées sur le banc de test constitué du Meridian et du D10. La synchronisation du déroulement du test opéré par le testeur avec le balayage laser a permis par la suite d’établir des méthodologies visant à rajouter une information temporelle aux informations spatiales. En effet, en utilisant un laser modulé nous avons montré que nous étions capable d’identifier avec précision quels sont les vecteurs impliqués dans le comportement défaillant en modulant l’éclairement du faisceau laser en fonction de la partie de la séquence de test déroulée. Ainsi nous somme capable de corréler la fonction défaillante et les structures du CI impliquées. Cette technique utilisant le laser modulé est appelée F-DLS pour « Full Dynamic Laser Stimulation ». A l’inverse, nous pouvons connaitre la séquence de test qui pose problème, et par contre ne pas connaitre les structures du CI impliquées. Dans l’optique de rajouter cette l’information, il a été développé une technique de mesure de courant dynamique. Cette technique s’est avérée efficace pour obtenir des informations sur le comportement interne du CI. A titre d’exemple, prenons le cas des composants « latchés » où les signaux sont resynchronisés avant la sortie du composant. Il est difficile, même avec les techniques DLS actuelles, d’avoir des informations sur une dérive temporelle des signaux. Cependant l’activité interne du composant peut être caractérisée en suivant sur un oscilloscope l’évolution du courant lorsque le circuit est actif, sous la stimulation laser. L’information sur la dérive temporelle peut être extraite par observation de cette activité interne.Enfin, ces techniques de stimulation laser dynamique, ont également prouvé leur efficacité pour l’étude de la fiabilité des CI. La capacité de ces techniques à détecter en avance d’infimes variations des valeurs des paramètres opérationnels permet de mettre en évidence l’évolution des marges de ces paramètres lors d’un processus de vieillissement accéléré. L’étude de l’évolution de la robustesse des CI face aux perturbations externes est un atout majeur qu’apportent les techniques DLS à la fiabilité.Les méthodologies développées dans cette thèse, sont intégrées dans les processus d’analyse et de caractérisation de CI au laboratoireThe principal objective of the project is to investigate laser based techniques for failure analysis of VLSI integrated circuits. The investigations will be performed on the DCGSystems’ Meridian laser scanning microscope coupled with the Credence’s Diamond D10 tester available at CNES. This study was interested more specifically in the improvement of dynamic laser stimulation techniques said DLS like Dynamic Laser Stimulation. DLS techniques consists in modifying the operation of a dynamically failing integrated circuit by photoelectric effect or photothermal effect using a continuous laser beam sweeping the surface of the circuit. A laser beam modulated in the nanosecond range synchronously with the electrical test through a TTL signal can also be advantageously used. Analysis of the electrical parameters response to the laser disturbance leads to an identification of the dynamic failure origin. The optimization of current DLS techniques will increase the failure analyses success rate and bring information hardly accessible by other means, which allows determining the failure root cause. The work performed was the improvement of the DLS process flow by closely integrating the test to monitor any relevant electrical parameters upon DLS. The « Pass-Fail Mapping » technique and the parametric techniques were implemented on the test tools combining the D10 and the Meridian. The synchronization of the test with the laser scan allows establishing methodologies and techniques in order to add timing information to the defect localisation. Indeed, by modulating the laser beam depending on the test pattern sequences, we show our capability to identify precisely which are the vectors responsible for the IC defective behaviour. We are able now to correlate the defective IC functions with the IC structures involved. This technique is known as F-DLS for Full Dynamic Laser Stimulation.In some cases, we know when the failure occurs in the test pattern but we ignore which IC structures are involved. So, we also developed a dynamic current measurement under laser stimulation technique. This technique proved to be efficient to obtain information about the internal IC behaviour. As an example, for the latched component which signals are synchronised just before the outputs, it is hard to measure shift in the signal propagation. Nevertheless, the IC internal activities can be characterized by monitoring on a scope the current variations under laser stimulation when the IC is activated. The information about the shift in the signal propagation could be extracted then by observing of the IC internal activities.Finally, these DLS techniques proved their efficiency for device qualification for reliability issues. Their accuracy allows early detection of operational parameter tiny variations. This is used to highlight electrical parameter margin evolutions during accelerated aging process. DLS techniques demonstrate their potential to deal with the IC robustness evolution facing external perturbation for reliability purposes.The techniques and methodologies developed during this work have been successfully integrated in the IC analysis and characterisation process in the laboratory. We exposed these techniques but the main case studies remain confidential
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Morin, Vincent. "Sybilin : un logiciel de conception symbolique pour circuits intégrés micro-ondes." Brest, 1988. http://www.theses.fr/1988BRES2025.
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Aboudou, Abderraouf. "Application de la photodétection dans les circuits intégrés III-V pour le contrôle optique d'un circuit logique." Lille 1, 1991. http://www.theses.fr/1991LIL10053.
Abstract:
L'objet de cette thèse est de démontrer la possibilité de commander optiquement un circuit numérique associé à un photodétecteur au delà de 1 GHz. Les deux premiers chapitres sont consacrés à l'étude de deux types de photodétecteurs: le photoconducteur GaAs à couche active dopée ou non intentionnellement dopée, et le photodétecteur MSM sur GaAs. Des modèles numériques sont notamment présentés, ils nous permettent, associés aux résultats expérimentaux que nous avons obtenus, de mieux comprendre les phénomènes de conduction et de photoconduction mis en jeu dans chacun des trois cas et de dégager ainsi les principales caractéristiques de chaque photodétecteur. Dans le troisième chapitre, nous étudions l'intégration monolithique d'un photoconducteur aAlAs/GaAs et d'un circuit logique constitué de transistors de type MISFET, dont la fonction est la division par deux de la fréquence du signal électrique modulant le rayon laser. Après une étude préalable des performances du photoconducteur et de l'influence de la distance interélectrode, un premier diviseur est réalisé; il permet une division par deux jusqu'à une fréquence de l'ordre de 200 MHzCette étude préliminaire nous a permis de réaliser un deuxième diviseur où cette fois-ci l'emplacement et la structure géométrique du photoconducteur ont été optimisés, de sorte que la division par deux a pu être effectuée jusqu'à 1. 2GHz avec une puissance optique modulée minimale de l'ordre de 500 nW seulement. Dans le quatrième chapitre, nous remplaçons dans le circuit intégré, le photoconducteur par un MSM GaAlAs/GaAs/GaAs de structure géométrique semblable. Ici aussi la division par deux est effectuée jusqu'à 1. 2 GHz avec le même seuil de puissance optique. L'un des enseignements que l'on peut tirer de cette étude est le comportement quasi-identique des deux photodétecteurs en hautes fréquences. Dans le cinquième chapitre, nous démontrons expérimentalement, après l'avoir valider théoriquement, la faisabilité d'un MSM GaAs intégré monolithiquement à un guide optique diélectrique Si3N4/SiO2. Les résultats obtenus sont très encourageants et laissent envisager la possibilité de réaliser un circuit numérique commandé optiquement et dont la distribution du signal optique s'effectue à l'aide de guides diélectriques
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Angui, Ettiboua. "Conception d'un circuit intégré VLSI turbo-décodeur." Brest, 1994. http://www.theses.fr/1994BRES2005.
Abstract:
Cette these est consacree a la realisation materielle d'un turbo codeur/decodeur sous la forme d'un circuit integre vlsi monolithique de type modulaire. Les turbo-codes forment une nouvelle classe de codes correcteurs d'erreurs construite a partir d'une concatenation parallele de deux codes systematiques recursifs (code sr) separes par un entrelaceur. Le decodage des turbo-codes s'effectue selon un processus iteratif qui necessite la mise en cascade de modules identiques, et a permis d'atteindre des performances superieures a celles de tout autre code connu. L'algorithme de viterbi a ete choisi comme fonction de decodage avec des contributions nouvelles concernant notamment: la dynamique des metriques qui peut etre reduite de moitie, la croissance parfaitement maitrisee de ces metriques, la remontee du chemin de l'architecture a vraisemblance maximale par anticipation et, la modification de l'architecture du decodeur de viterbi en vue de fournir des decisions ponderees a sa sortie. Un circuit vlsi contenant un module de decodage cascadable pour un code concatene de longueur de contrainte 5 et de rendement 1/2 a ete concu. Il permet d'obtenir un teb de 10##6 avec 4 modules, a un rapport signal a bruit eb/no de 2 db. Les performances simulees et la souplesse d'emploi due a sa conception modulaire permettent a ce turbo-decodeur d'avoir l'ambition d'etre une norme internationale standard en matiere de codage-decodage dans les futurs projets de television numerique par satellite
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Tran, Duc Anh. "Architecture hybride tolérante aux fautes pour l'amélioration de la robustesse des circuits et systèmes intégrés numériques." Thesis, Montpellier 2, 2012. http://www.theses.fr/2012MON20132/document.
Abstract:
L'évolution de la technologie CMOS consiste à la miniaturisation continue de la taille des transistors. Cela permet la réalisation de circuits et systèmes intégrés de plus en plus complexes et plus performants, tout en réduisant leur consommation énergétique, ainsi que leurs coûts de fabrication. Cependant, chaque nouveau noeud technologique CMOS doit faire face aux problèmes de fiabilité, dues aux densités de fautes et d'erreurs croissantes. Par conséquence, les techniques de tolérance aux fautes, qui utilisent des ressources redondantes pour garantir un fonctionnement correct malgré la présence des fautes, sont devenus indispensables dans la conception numérique. Ce thèse étudie une nouvelle architecture hybride tolérante aux fautes pour améliorer la robustesse des circuits et systèmes numériques. Elle s'adresse à tous les types d'erreur dans la partie combinatoire des circuits, c'est-à-dire des erreurs permanentes (« hard errors »), des erreurs transitoires (« SETs ») et des comportements temporels fautifs (« timing errors »). L'architecture proposée combine la redondance de l'information (pour la détection d'erreur), la redondance de temps (pour la correction des erreurs transitoires) et la redondance matérielle (pour la correction des erreurs permanentes). Elle permet de réduire considérablement la consommation d'énergie, tout en ayant une surface de silicium similaire comparée aux solutions existantes. En outre, elle peut également être utilisée dans d'autres applications, telles que pour traiter des problèmes de vieillissement, pour tolérer des fautes dans les architectures pipelines, et pour être combiné avec des systèmes avancés de protection des erreurs transitoires dans la partie séquentielle des circuits logiques (« SEUs »)Evolution of CMOS technology consists in continuous downscaling of transistor features sizes, which allows the production of smaller and cheaper integrated circuits with higher performance and lower power consumption. However, each new CMOS technology node is facing reliability problems due to increasing rate of faults and errors. Consequently, fault-tolerance techniques, which employ redundant resources to guarantee correct operations of digital circuits and systems despite the presence of faults, have become essential in digital design. This thesis studies a novel hybrid fault-tolerant architecture for robustness improvement of digital circuits and systems. It targets all kinds of error in combinational part of logic circuits, i.e. hard, SETs and timing errors. Combining information redundancy for error detection, timing redundancy for transient error correction and hardware redundancy for permanent error corrections, the proposed architecture allows significant power consumption saving, while having similar silicon area compared to existing solutions. Furthermore, it can also be used in other applications, such as dealing with aging phenomenon, tolerating faults in pipeline architecture, and being combined with advanced SEUs protection scheme for sequential parts of logic circuits
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Delorme, Nicolas. "Influence des interconnexions sur les performances des circuits intégrés silicium en technologie largement submicronique." Grenoble INPG, 1997. http://www.theses.fr/1997INPG0173.
Abstract:
L'accroissement des frequences de travail des circuits integres a hautes performances ainsi que la reduction des geometries dans les technologies avancees ont revele le caractere critique des interconnexions, tant au point de vue de la fonctionnalite que des performances temporelles, de la consommation et de la fiabilite. Leur modelisation precise est devenue une etape importante de la conception et de la realisation d'un circuit. Nous avons dans un premier temps evalue les effets des elements parasites lies aux interconnexions (propagation, discontinuites, substrat. . . ) sur les performances des circuits, defini les modeles les plus efficaces pour les representer et evalue l'impact des contraintes liees aux procedes technologiques. Plusieurs outils de modelisation electromagnetique (bases sur des methodes integrales) et de mesure hyperfrequence (analyse temporelle et frequentielle) ont ete utilises. Dans un deuxieme temps, nous avons presente des recommandations pour l'optimisation des interconnexions. Les points de vue de la technologie et de la conception ont ete abordes. Nous avons evalue l'efficacite des choix technologiques et des methodes de conception sur des cas simples d'interconnexions, puis sur un circuit reel. Le developpement de formules analytiques d'inductances et de capacites d'interconnexions nous a permis d'alleger considerablement cette phase de mise au point.
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Fontaine, Jonathan. "Optimisation de l’insertion de contre-mesures pour la sécurité des circuits intégrés." Electronic Thesis or Diss., Sorbonne université, 2024. http://www.theses.fr/2024SORUS058.
Abstract:
En 75 ans d'existence, l'industrie de l'électronique a connu une évolution spectaculaire, passant d'une conception manuelle à une industrie automatisée. Cette industrialisation a entraîné une complexification des circuits, nécessitant une spécialisation des tâches lors de la conception d'un circuit électronique. Différents acteurs à travers le monde sont apparus pour réaliser ces tâches, avec différents niveaux de confiance accordés. Du point de vue d'un concepteur, ces acteurs apportent plusieurs menaces, telles que l'insertion de fonctionnalités malveillantes, le vol de propriété intellectuelle ou la contrefaçon de circuits. Ces menaces impactent l'économie de l'industrie des semiconducteurs et représentent plusieurs milliards de dollars de pertes par an.Une façon de lutter contre ces menaces est de verrouiller le circuit avec une clé, l'empêchant de fonctionner correctement si la bonne clé n'est pas présente. Le logic locking est une méthode consistant à verrouiller logiquement un circuit à l'aide de portes clés et de la clé numérique correspondante. Plusieurs implémentations de logic locking ont été réalisées. Dans ces travaux, nous retenons le Strong Logic Locking. Elle verrouille le circuit en reliant des portes XOR/XNOR à la clé numérique, insérée sur des signaux du circuit. Chaque position d'insertion a une incidence différente sur la sécurité, qui est la possibilité de retrouver la clé numérique. Toutefois, ajouter des portes logiques dans un circuit augmente la consommation électrique, la surface du circuit et diminue les performances. Le strong logic locking vise à maximiser la sécurité du verrouillage en cherchant les positions qui maximisent la sécurité, sans se soucier de l'impact généré.Dans cette thèse, nous cherchons à optimiser la sécurité tout en prenant en compte l'impact sur les performances du circuit. Nous proposons une nouvelle approche de résolution du strong logic locking. Nous commençons par formuler notre problème de sécurité en nous basant sur des modèles mathématiques incluant la sécurité pour insérer de manière optimale les portes clés dans le circuit. Cette formulation calcule les cliques d'un sous-graphe représentant les positions d'insertion. Nous proposons un algorithme de résolution branch and bound pour notre problème que nous évaluons. Nous présentons ensuite d'autres modèles mathématiques représentant l'impact sur le délai de l'insertion de portes clés dans le circuit. Puis nous développons des stratégies pour optimiser la sécurité tout en limitant l'impact sur les performances du circuit. Nos outils sont intégrés dans le flot de conception, ce qui nous permet de les valider avec des résultats numériques obtenus sur des circuits utilisés par la communauté électroniqueOver the last 75 years, the electronics industry has experienced a spectacular evolution, moving from manual design to an automated industry. This industrialization has led to increased complexity in circuits, requiring specialization in tasks during the design of electronic circuits. Various companies around the world have emerged to perform these tasks, with varying levels of trust assigned. From a designer's perspective, these actors pose several threats, such as the insertion of malicious functionalities, intellectual property theft, or circuit counterfeiting. These threats impact the economy of the semiconductor industry, amounting to billions of dollars in losses annually.One way to combat these threats is to lock the circuit with a key, preventing it from functioning correctly if the right key is not present. Logic locking is a method that involves logically locking a circuit using key gates and the corresponding digital key. Several implementations of logic locking have been developed. In these works, we focus on Strong Logic Locking. It locks the circuit by connecting XOR/XNOR gates to the digital key, inserted in circuit signals. Each insertion position has a different impact on security, which is the possibility of recovering the digital key. However, adding logic gates in a circuit increases power consumption, the circuit's area, and decreases performance. Strong logic locking aims to maximize the security of the lock by identifying positions that enhance security, regardless of the resulting impact.In this thesis, we seek to optimize security while considering the impact on circuit performance. We propose a new approach to solving strong logic locking. We start by formulating our security problem based on mathematical models that include security for optimally inserting key gates in the circuit. This formulation calculates the cliques of a subgraph representing the insertion positions. We establish a branch and bound solving algorithm for our problem and evaluate it. We then present a second mathematical models representing the impact on the delay from inserting key gates in the circuit. Finaly, we propose strategies to optimize security while limiting the impact on circuit performance. Our tools are integrated into the design flow, allowing us to validate them with numerical results obtained on circuits used by the electronic community
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Vuillod, Patrick. "Optimisation et décomposition technologique de circuits intégrés à faible consommation." Grenoble INPG, 1997. http://www.theses.fr/1997INPG0096.
Abstract:
Cette these se situe dans le domaine de la synthese automatique de circuits integres. Elle se consacre a la minimisation de la puissance dissipee qui est maintenant un critere d'optimisation aussi important que la surface ou la vitesse. En effet, les appareils portatifs ont envahi le marche de la micro-electronique. Ils exigent une consommation de puissance faible tout en conservant des criteres de performance eleves. Nous proposons une methode d'optimisation au niveau des reseaux de cellules standard. Elle resout la selection et l'identification des cellules de bibliotheque par le calcul de formules booleennes. Elle est completement symbolique par opposition aux methodes structurelles utilisant des graphes. Elle generalise les methodes existantes d'identification booleenne pour des fonctions a plusieurs sorties. On l'a appelee identification generale. Nous l'avons mis en pratique dans un outil de minimisation de la puissance dissipee sous contraintes de vitesse. Cet outil prend un reseau de portes optimise pour la vitesse et reduit sa consommation en conservant la frequence originale. Notre optimisation allie les techniques de reconnexion, de redimensionnement et de permutation des connecteurs des cellules. De plus, l'identification de fonctions a plusieurs sorties permet des simplifications que les methodes classiques ne detectent pas. Nous avons obtenu de tres bons resultats sur une large gamme de circuits, en moyenne 22% de reduction, et plus de 25% pour les gros circuits. Parallelement a cet outil, nous avons egalement propose une methode originale d'optimisation du pic de courant dans les elements sequentiels des microprocesseurs qui utilise le decalage des horloges.
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Bouchaala, Afef. "Méthode de modélisation prédictive de boîtiers des circuits intégrés en vue d’anticiper avant design l’immunité au bruit du circuit." Thesis, Rennes 1, 2016. http://www.theses.fr/2016REN1S128.
Abstract:
Avec la miniaturisation de plus en plus poussée des composants sur silicium, certains phénomènes, connus sous le nom des problèmes de la Compatibilité Électromagnétique peuvent surgir, ils sont les principales causes de la reconception des systèmes intégrés. Ce travail de thèse consiste à développer une méthodologie d'analyse prédictive de la compatibilité électromagnétique pour les systèmes électroniques, par anticipation design. Afin d'aboutir à ce modèle prédictif, différents champs d'investigation ont été mise en place afin d'appréhender l'ensemble du problème. Premièrement, nous avons développé une méthode de prédiction des parasites du boîtier électronique appelée « MCTL Matrix Method ». Cette méthode est issue du principe du prototypage virtuel du boîtier et elle est basée sur des lignes de transmission multiconducteurs. Deuxièmement, nous avons proposé une méthodologie d'analyse de l'immunité du système complet dès les premières phases de la conceptionModern electronic systems require a high-level of integrations. As a result, some phenomena which are known as ElectroMagnetic Compatibility (EMC) issues are arising, and they are the major causes of system redesign. This main objective of this work is to develop a predictive methodology for systems immunity. To do so, different fields have been investigated: first, we have developed a predictive method for package parasites called “MCTL Matrix Method” which is based on a virtual package prototyping and Multiconductor transmission lines. Then we have proposed a new methodology for system immunity at the earliest design stages
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Larguech, Syhem. "Test indirect des circuits analogiques et RF : implémentation sûre et efficace." Thesis, Montpellier, 2015. http://www.theses.fr/2015MONTS185/document.
Abstract:
Être en mesure de vérifier si un circuit intégré est fonctionnel après fabrication peut s'avérer très difficile. Dans le cas des circuits analogiques et Radio Fréquence (RF) les procédures et les équipements de test nécessaires ont un impact majeur sur le prix de revient des circuits. Une approche intéressante pour réduire l'impact du coût du test consiste à mesurer des paramètres nécessitant des ressources de test faible coût et corréler ces mesures, dites mesures indirectes, avec les spécifications à tester. On parle alors de technique de test indirect (ou test alternatif) car il n'y a pas de mesure directe des spécifications, qui nécessiterait des équipements et du temps de test importants, mais ces spécifications sont estimées à partir des mesures « faibles couts ». Même si cette approche semble attractive elle n'est viable que si nous sommes en mesure d'établir une précision suffisante de l'estimation des performances et que cette estimation reste stable et indépendante des lots de circuits à traiter. L'objectif principal de cette thèse est de mettre en œuvre une stratégie générique permettant de proposer un flot de test indirect efficace et robuste. Pour être en mesure de construire cette stratégie nous avons amenés différentes contributions. Dans un premier temps, on a développée une nouvelle métrique dans cette thèse pour évaluer la robustesse des prédictions relaissées. Dans un deuxième temps, on a défini et analysé une stratégie pour la construction d'un model optimal. Cette dernière englobe un prétraitement de données ensuite une analyse comparative entre différentes méthodes de sélections de mesures indirectes aussi l'étude d'autres paramètres tels que la taille des combinaisons de mesures indirectes ainsi que celle de la taille de set d'apprentissage. Aussi on a proposé une stratégie pour une confidente exploration d'espace de mesures indirectes afin de construire plusieurs meilleurs modèles qu'on peut se servir par la suite pour résoudre des problèmes de confiance et d'optimisation. Les études comparatives réalisées ont été effectuées sur 2 cas d'études expérimentaux et à partir de métriques classiques et de la nouvelle métrique proposée permettant ainsi d'évaluer objectivement la robustesse de chaque solution.En fin, nous avons développé une stratégie complète mettant en œuvre des techniques de redondance de modèles de corrélation qui permettent d'améliorer grandement la robustesse et l'efficacité de la prise de décision en fonction des mesures obtenues. Cette stratégie est adaptable à n'importe quel contexte en termes de compromis entre le coût du test et le niveau de confiance et de précision attenduBeing able to check whether an IC is functional or not after the manufacturing process is very difficult. Particularly for analog and Radio Frequency (RF) circuits, test equipment and procedures required have a major impact on the circuits cost. An interesting approach to reduce the impact of the test cost is to measure parameters requiring low cost test resources and correlate these measurements, called indirect measurements, with the targeted specifications. This is known as indirect test technique because there is no direct measurement for these specifications, which requires so expensive test equipment and an important testing time, but these specifications are estimated w.r.t "low-cost measurements". While this approach seems attractive, it is only viable if we are able to establish a sufficient accuracy for the performance estimation and if this estimation remains stable and independent from the circuits sets under test.The main goal of this thesis is to implement a robust and effective indirect test strategy for a given application and to improve test decisions based on data analysis.To be able to build this strategy, we have brought various contributions. Initially, we have defined new metric developed in this thesis to assess the reliability of the estimated performances. Secondly, we have analyzed and defined a strategy for the construction of an optimal model. This latter includes a data preprocessing followed by a comparative analysis of different methods of indirect measurement selection. Then, we have proposed a strategy for a confidant exploration of the indirect measurement space in order to build several best models that can be used later to solve trust and optimization issues. Comparative studies were performed on 2 experimental data sets by using both of the conventional and the developed metrics to evaluate the robustness of each solution in an objective way.Finally, we have developed a comprehensive strategy based on an efficient implementation of the redundancy techniques w.r.t to the build models. This strategy has greatly improved the robustness and the effectiveness of the decision plan based on the obtained measurements. This strategy is adaptable to any context in terms of compromise between the test cost, the confidence level and the expected precision
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Kervella, Gaël. "Circuits intégrés photoniques sur InP pour la génération de signaux hyperfréquences." Thesis, Rennes 1, 2016. http://www.theses.fr/2016REN1S008/document.
Abstract:
Cette thèse s'inscrit dans le cadre de l'optique micro-onde. Nous avons mis en oeuvre différentes solutions opto-électroniques dans le but de réaliser un synthétiseur hyperfréquence monolithiquement intégré, faiblement bruité et largement accordable jusqu'au domaine millimétrique. Le synthétiseur est basé sur l'intégration sur InP de deux lasers DFB, d'un coupleur optique et d'une photodiode rapide. En outre, un modulateur électro-optique est également implémenté sur la puce afin de transmettre un signal de données sur la porteuse générée. Les performances obtenues en terme de gamme d'accord et de transmission de données sans fil se sont révélées conformes aux objectifs. Ainsi, une gamme d'accord de 0 à 110 GHz et un débit de transmission de donnée sans fil à courte distance de 1 Gbit/s ont pu être démontrés, établissant notre système à l'état de l'art mondial pour ce type de composant totalement intégré. Les performances en terme de bruit de phase se sont en revanche révélées décevantes. Pour remédier à ce problème nuisant à la montée en débit supérieurs, nous avons investigué deux solutions de stabilisation de la fréquence porteuse. La première, basée sur un asservissement électronique (OPLL) de la puce, s'est pour le moment révélé infructueuse, mais a permis d'étudier plus avant les problématiques qui lui sont liées. La seconde solution, basée sur un système inédit de rétroinjection optique mutuelle et une stabilisation sur un oscillateur électronique externe a quant à elle répondu à nos souhaits. En effet, la stabilisation de la fréquence porteuse par cette technique a permis de démontré des largeurs de raies inférieure à 30 Hz et un bruit de phase réduit à -90 dBc/Hz à 10 kHz d'une porteuse accordée à 90 GHz. A la suite de ces travaux sur une première génération de composants, une deuxième génération a été développée afin d'améliorer les performances intrinsèques de la puce en remédiant aux limitations observées jusqu'alors. Ainsi, une nouvelle configuration de cavité a été conçue intégrant notamment des lasers plus longs ainsi que des miroirs haute réflectivité. Par ailleurs, une optimisation de la structure de la photodiode a été réalisée afin d'améliorer encore sa bande passante. Une telle source permet d’envisager la génération et la modulation de signaux microonde faible bruit de phase et largement accordables sur des composants monolithiquement intégrés répondant aux exigences de compacité, de reproductibilité et de performances haut débit requises par les industries des télécommunications, de la défense ou encore du domaine spatialThis thesis deals with the microwave photonics context. We have implemented various opto- electronic solutions in order to realize a monolithically integrated microwave synthesizer which has a low noise and a wide tunability until millimeter-wave frequencies. The synthesizer is based on the integration of two InP DFB lasers, an optical coupler and a fast photodiode. In addition, an electro-optic modulator is also implemented on the chip in order to transmit data on the generated carrier. The performances obtained in terms of tunability and wireless data transmission proved consistent with the objectives. Thus, a tuning range of 0-110 GHz and a short distance wireless data transmission rate of 1 Gbit /s have been demonstrated, establishing our system to the state of the art for this type of fully integrated component. Phase noise and linewidth performances have however been disappointing. To solve this problem affecting the data rate we have investigated two ways of stabilizing the carrier frequency. The first, based on an electronic feedback loop (OPLL) has yet proved unsuccessful but allowed us to further explore the related issues. However, the second solution, based on a new system of optical cross injection and stabilization to an external electronic oscillator has filled our wishes. Indeed, the stabilization of the carrier frequency by this technique has demonstrated linewidth less than 30 Hz and a reduced phase noise to -90 dBc / Hz at 10 kHz for a given carrier at 90 GHz. Next to the first generation components, a second generation was developed to improve the intrinsic performances of the chip by remedying the limitations previously observed. Thus, a new cavity configuration was designed including longer lasers and high reflectivity integrated mirrors made by materials deep etching. Moreover, optimization of the photodiode structure was carried out to further improve the bandwidth. Such a source allows to consider the generation and modulation of low phase noise and widely tunable microwave signals on monolithically integrated components matching the compactness, reproducibility and high speed performances required by the telecom, defense and space industries
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Rivière, Antoine. "Protection des circuits intégrés CMOS profondément submicroniques contre les décharges électrostatiques." Montpellier 2, 2008. http://www.theses.fr/2008MON20242.
Abstract:
La première partie de ce manuscrit rappelle l'implication des décharges électrostatiques au sein des circuits CMOS submicroniques, les moyens d'évaluation de la protection d'un circuit ainsi que les différentes stratégies de protection couramment employées pour protéger un circuit vis-à-vis des décharges électrostatiques et présente également les résultats silicium obtenus des structures de test utilisant le bipolaire parasite comme élément de protection (ggNMOS, LVTpnp). Par la suite, notre travail s'est concentré principalement sur la conception et le développement des protections centrales utilisant la conduction MOS pour évacuer les décharges électrostatiques. Nous apportons notamment une amélioration significative vis-à-vis des déclenchements intempestifs causés par les phénomènes de bruit rencontrés sur les alimentations, un dimensionnement robuste du circuit de déclenchement ainsi qu'une approche permettant de s'affranchir des effets néfastes rencontrés lors de mise sous tension très lente du circuit sont proposés. Par la suite nous présentons une méthode de conception d'une protection centrale dynamique associée à la présentation d'un flot global de caractérisation automatisé dans le cadre de l'utilisation d'une stratégie de protection globale d'un circuit. La dernière partie du manuscrit présente deux nouvelles approches de détection permettant d'adresser des rampes de mise sous tension très rapides sans provoquer le déclenchement de la protection pouvant induire une consommation statique critique du circuitThe first part of this thesis recalls the involvement of electrostatic discharge within submicron CMOS circuits, ways of assessing the protection of a circuit and the different protection strategies commonly used to protect a circuit against ESD events and also presents the results obtained silicon structures test using the parasitic bipolar as a protective element (ggNMOS, LVTpnp). Since then, our work has focused on design and development of protections central conduction using MOS devices to evacuate ESD current. We bring a significant improvement in particular with untimely triggers caused by the phenomena of noise encountered on power supplies. A robust design of the circuit and a trigger approach to overcome the adverse effects encountered with very slow supply ramp-up. Thereafter we propose a method for the design of a central dynamic protection associated with the submission of a comprehensive flood automated characterization in the context of the use of a comprehensive strategy for the protection of a circuit. The last part of this work proposes two new approaches regarding detection function which could make ramps power up very fast without causing the outbreak of protection that can lead to a static critical current consumption
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Cioranesco, Jean-Michel. "Nouvelles Contre-Mesures pour la Protection de Circuits Intégrés." Thesis, Paris 1, 2014. http://www.theses.fr/2014PA010022/document.
Abstract:
Les domaines d'application de la cryptographie embarquée sont très divers et se retrouvent au croisement de toutes les applications personnelles, avec un besoin évident de confidentialité des données et également de sécurité d'accès des moyens de paiement. Les attaques matérielles invasives ont fait de tous temps partie de l'environnement industriel. L'objectif de cette thèse est de proposer de nouvelles solutions pour protéger les circuits intégrés contre ces attaques physiques. La première partie décrit les notions d'attaques par canaux cachés, d'attaques invasives et de retro-conception. Plusieurs exemples de ces types d'attaques ont pu être mis en œuvre pendant le travail de recherche de cette thèse, ils sont présentés en détail dans cette partie. La deuxième partie est consacrée à des propositions de différentes contre-mesures pour contrer des attaques par canaux cachés ayant pour vecteur la consommation de courant. La troisième partie est dédiée à la protection contre les attaques invasives en utilisant divers types de boucliers et capteurs. Nous conclurons ce manuscrit de thèse par la proposition d'un bouclier actif cryptographique inviolable ayant pour but premier de contrer Je sondage, mais aussi celui de détecter l'injection de fautes et d'être immunisé contre les analyses par consommation de courantEmbedded security applications are diverse and at the center of all personal embedded applications. They introduced an obvious need for data confidentiality and security in general. Invasive attacks on hardware have always been part of the industrial scene. The aim of this thesis is to propose new solutions in order to protect embedded circuits against some physical attacks described above. ln a first part of the manuscript, we detail the techniques used to achieve side-channel, invasive attacks and reverse engineering. I could implement several of these attacks during my thesis research, they will be detailed extensively. ln the second part we propose different hardware countermeasures against side-channel attacks. The third part is dedicated to protection strategies against invasive attacks using active shielding and we conclude this work by proposing an innovative cryptographic shield which is faulty and dpa resistant
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Koompai, Natnicha. "Mid-IR SiGe photonics circuit for sensing application." Electronic Thesis or Diss., université Paris-Saclay, 2024. http://www.theses.fr/2024UPAST027.
Abstract:
Le développement de circuits intégrés photoniques fonctionnant dans le moyen infrarouge voit un développement considérable en raison de leurs applications pour l'identification de substances chimiques et biologiques. Les systèmes actuels commerciaux fonctionnant dans le moyen infrarouge reposent sur des équipements volumineux et coûteux. Beaucoup de travaux sont consacrés à la réduction de la taille de ces systèmes à des dimensions de l'ordre de celles d'un circuit intégré. L'utilisation de la photonique sur silicium pour la réalisation de circuits intégrés dans le moyen infrarouge offre de grands avantages en termes de compacité, de hautes performances et de coût. Un point clé pour le développement d'une application réelle est de pouvoir coupler la source de lumière infrarouge moyen avec les circuits photoniques de manière compacte. Dans ce contexte, l'objectif principal de cette thèse s'est concentré sur deux défis différents : (i) progrès vers l'intégration de QCL avec des circuits photoniques SiGe (ii) contribution au développement de dispositifs photoniques SiGe par le développement de résonateurs à fort facteur de qualité, fonctionnant autour d'une longueur d'onde de 8 µm. Ces travaux ont ouvert la voie au développement futur de circuits photoniques intégrés sur puce dans le moyen infrarougeThere is currently a growing interest in the developement of mid-infrared photonics integrated circuits driven by their unique features and potential to identify chemical and biological substances. Commercially available mid-infrared systems currently rely on bulky and expensive equipment. Substantial efforts are devoted to downsizing mid-infrared systems to chip-scale dimensions. The use of silicon photonics for the demonstration of mid-IR integrated circuits offers great advantages in terms of compactness, high-performance, and cost-effective sensing systems. A key point for development of real application is to be able to couple the mid-infrared light source with the photonics circuits in a compact way. In this context, the main objective of this thesis has been focused on two different challenges: (i) progress towards the integration of QCL with SiGe photonics circuits in the mid-IR range (ii) contribution to the development of SiGe photonics devices by the development of high-quality factor resonators operating around 8 µm wavelength. This work has opened the route for future development of on-chip integrated photonics circuit in the mid-IR
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Krischer, Stefan. "Méthodes de vérification de circuits digitaux." Vandoeuvre-les-Nancy, INPL, 1994. http://www.theses.fr/1994INPL043N.
Abstract:
Cette thèse propose des outils pour la vérification formelle de la correction de circuits matériels. Pour la vérification de la correction d'un circuit combinatoire par rapport a sa spécification, une nouvelle méthode pour spécifier des fonctions booléennes est présentée, les systèmes de réécriture booléens (BTRS), puis une transformation d'un BTRS en deux expressions booléennes est décrite qui permet de vérifier la correction, la complétude et la cohérence d'une spécification par rapport a une implémentation. Pour la vérification de circuits séquentiels, deux nouveaux algorithmes qui décident l'équivalence et l'inclusion de deux machines de mealy sont introduits. Ces problèmes de décision peuvent aussi être vus comme cas spécifiques de la vérification d'un invariant d'une machine, a savoir la machine produit. Un survol uniforme et généralise sur les méthodes d'itération de point fixe décrit l'analyse de l'atteignabilité d'une machine et le test de la non-atteignabilité d'un ensemble d'états. Ces algorithmes de test d'équivalence et d'inclusion sont implémentes dans le logiciel fancy. Finalement, les applications en preuve de circuits des démonstrateurs de théorèmes généraux sont explorées. Une méthode de description et de preuve des circuits paramètres combinatoires ou séquentiels par des systèmes de réécriture est présentée. Différentes sortes de preuves qui ont besoin de telles descriptions sont montrées: par réécriture (prouveurs lp ou reve), par induction (lp), par consistance (reve), par des ensembles tests (spike)
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Fkih, Yassine. "Conception en vue du Test des Circuits Intégrés 3D à base de TSVs." Thesis, Montpellier 2, 2014. http://www.theses.fr/2014MON20063/document.
Abstract:
Depuis plusieurs années, la complexité des circuits intégrés ne cesse d'augmenter : du SOC (System On Chip) vers le SIP (System In Package), et plus récemment les circuits empilés en 3D : les 3D SIC (Stacked Integrated Circuits) à base de TSVs (Through Silicon Vias) interconnectant verticalement les tiers, ou puces, du système. Les 3D SIC présentent de nombreux avantages en termes de facteur de forme, de performance et de consommation mais demandent aussi de relever de nombreux défis en ce qui concerne leur test, étape nécessaire avant la mise en service de ces systèmes complexes. Dans cette thèse, nous nous attachons à définir les infrastructures de test qui permettront de détecter les éventuels défauts apparaissant lors de la fabrication des TSVs ou des différentes puces du système. Nous proposons une solution de BIST (Built In Self Test) pour le test avant empilement des TSVs. Cette solution est basée sur l'utilisation d'oscillateurs en anneaux dont la fréquence d'oscillation dépend des caractéristiques électriques des TSVs. La solution de test proposée permet non seulement la détection de TSVs fautifs mais aussi de renseigner sur le nombre d'éléments défectueux et leur identification. D'autre part, nous proposons une architecture de test 3D basée sur la nouvelle proposition de norme IEEE P1687. Cette infrastructure permet de donner accès aux composants du système 3D avant et après empilement. Elle permet d'autre part de profiter du recyclage des données de test développées et appliquées avant empilement pour chacun des tiers puis ré-appliqués durant ou après l'empilement. Ces travaux aboutissent finalement à l'ouverture d'une nouvelle problématique liée à l'ordonnancement des tests sous contraintes (puissance consommée, température).Mots-clés : test, circuits 3D, TSV, BIST, oscillateur en anneau, architecture de test 3D, IEEE P1687, test avant empilement, test après empilementFor several years, the complexity of integrated circuits continues to increase, from SOC (System On Chip) to SIP (System In Package) , and more recently 3D SICs (Stacked Integrated Circuits) based on TSVs (Through Silicon Vias ) that vertically interconnect stacked circuits in a 3D system. 3D SICs have many advantages in terms of small form factor, high performances and low power consumption but have many challenges regarding their test which is a necessary step before the commissioning of these complex systems. In this thesis we focus on defining the test infrastructure that will detect any occurring defects during the manufacturing process of TSVs or the different sacked chips in the system. We propose a BIST (Built In Self Test) solution for TSVs testing before stacking, this solution is based on the use of ring oscillators which their oscillation frequencies depend on the electrical characteristics of the TSVs. The proposed test solution not only allows the detection of faulty TSVs but also gives information about the number of defective TSVs and their location. On the other hand, we propose a 3D DFT (Design For Test) architecture based on the new proposed test standard IEEE P1687. The proposed test architecture provides test access to the components of the 3D system before and after stacking. Also it allows the re-use of recycled test data developed and applied before stacking to each die in the mid-bond and post-bond test levels. This work lead to the opening of a new problem related to the test scheduling under constraints such as: power consumption, temperature.Keywords: test, 3D circuits, TSV, BIST, ring oscillators, 3D DFT architecture, IEEE P1687, pre-bond test, post-bond test
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Benhaddou, Mohamed. "Définition d'une méthodologie de conception de circuits intégrés numériques indépendante de la technologie : application à la conception d'un processeur flou." Vandoeuvre-les-Nancy, INPL, 1995. http://www.theses.fr/1995INPL067N.
Abstract:
Les technologies de fabrication de circuits intégrés numériques et les outils de CAO pour la conception de ceux-ci ont régulièrement évolué. La tendance actuelle est de décrire le comportement du concept à un niveau d'abstraction élevé à l'aide d'un langage de description du matériel standard comme Verilog ou VHDL, et laisser le soin aux outils de synthèse de générer les masques du circuit ou sa liste d'équipotentielles dans la bibliothèque d'un fondeur. Le problème est le prix élevé de ces outils de synthèse de haut niveau qui est dissuasif pour les PME/PMI. L’objectif de ce travail est de montrer que l'on peut démarrer le flot de conception d'un circuit par sa description comportementale de haut niveau et d'obtenir des circuits répondant au cahier des charges en utilisant deux outils de CAO abordables financièrement et répandus dans le commerce: Max+plus II pour le développement des circuits configurables et Solo 1400 pour le développement des circuits précaractérisés. Les outils de synthèse de haut niveau sont ainsi évités à l'aide d'un environnement de conception bâti autour de logiciels de portabilité entre les deux technologies et d'interfaçage entre les HDL de Max+plus II (AHDL) et Solo 1400 (model) et Verilog qui permet la modélisation des circuits intégrés numériques à différents niveaux d'abstraction. Cet environnement de conception est géré par une méthodologie simple, stricte et efficace. Un processeur flou a été conçu afin de valider la méthodologie de conception indépendante de la technologie proposée
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Kara-Terki, Chafik. "Une méthode de mise au point des circuits intégrés." Paris 6, 1986. http://www.theses.fr/1986PA066113.
Abstract:
La méthode de mise au point des circuits intégrés VLSI est basée sur l'utilisation de techniques améliorant la testabilité, comme le chemin de test (LSSD). Différentes approches structurées (approches descendante, ascendante, recherche binaire) sont étudiées à travers un circuit complexe, le papillon FFT. Les problèmes spécifiques de la mise au point sont analysés et des solutions sont proposées. La réalisation d'un outil de mise au point est présentée. Il est composé d'un système permettant l'échantillonnage et la génération de vecteurs de test et d'un ensemble d'interfaces logicielles et matérielles assurant la liaison avec la chaîne de conception assistée par ordinateur et un banc de test sous pointes.
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Tang, Qingshan. "Méthodologie de génération de plateforme de prototypage à base de multi-fpga." Electronic Thesis or Diss., Paris 6, 2015. https://accesdistant.sorbonne-universite.fr/login?url=https://theses-intra.sorbonne-universite.fr/2015PA066016.pdf.
Abstract:
Face à la difficulté de l’intégration matériel/logiciel, le prototypage à base de multi-FPGA devient obligatoire dans la vérification pré-silicium. Les plateformes de prototypage peuvent être classées en trois catégories: OTS, sur mesure et câblées. La plateforme câblée est semi OTS et semi sur mesure. Néanmoins, la création d’une plateforme sur mesure et câblée est un processus manuel et chronophage. La performance et le coût de la plateforme dépend de l'expérience de concepteurs en expertise de FPGA et connaissance du système sur puce. Par rapport à des plateformes OTS, la valeur ajoutée, en terme de performance, des plateformes câblées ou sur mesure peuvent être fortement dégradée par une carte inefficace. En plus, FPGA E/S devient une ressource rare, aggravant la bande passante inter-FPGA. Par conséquent, il devient de plus en plus difficile de prototyper un design à une performance satisfaisante. Les contributions sont: (1). Un flot de implémentation automatique pour une plateforme OTS. (2). Un flot de conception automatique pour créer une plateforme sur mesure, ainsi augmentant la productivité, permettant l’exploration de carte et optimisant le coût et la performance. (3). La plateforme câblée avec un algorithme permettant automatiquement de trouver une solution pour la distribution des câbles. (4). Grâce aux flots automatique, les trois plateformes sont comparées. La plateforme sur mesure toujours réalise plus de performance et moins de coût de déploiement, mais encore avec 3-5 mois en temps de disponibilité. Si la performance ou le coût de déploiement ne sont pas les contraintes strictes, la plateforme câblée est une alternative intéressante par rapport aux autresMulti-FPGA based prototyping is no longer optional for hardware/software integration. We can classify multi-FPGA prototyping platforms in three categories: off-the-shelf, custom and cabling. The cabling platform is semi off-the-shelf and semi custom. Nevertheless, crafting a custom and a cabling platform is today a manual process, which is time-consuming. The performance and the cost of the platform lie on the FPGA expertise and SoC DUT knowledge of the engineers. Compared to OTS platforms, the added value, in terms of performance, of cabling or custom platforms can be heavily impaired by an inefficient board design. Moreover, FPGA I/Os are becoming a scarce resource, worsening the inter-FPGA bandwidth generation after generation. Therefore, it becomes more and more difficult to prototype an SoC/ASIC design at proper performance. The contributions of the manuscript are: (1). An automatic implementation flow for an OTS platform is proposed. (2). An automatic design flow for creating a custom platform is proposed, thus increasing the productivity, enabling the board exploration, and optimizing cost and performance. (3). The cabling platform is proposed where one board is composed of one FPGA and several connectors, with an algorithm to automatically find a solution for the cable distribution. (4). Thanks to the developed automatic tools, the three different multi-FPGA platforms are compared. The custom platform always achieves better performance and lower deployment cost, but still with 3-5 months in time of availability. If the performance or the deployment cost are not rigorous constraints, the cabling platform offers an attractive alternative compared to others
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Kenmei, Nganguem II Louis Bertrand. "Mise en oeuvre d'une méthode d'éléments finis à éléments d'arêtes en deux et trois dimensions : applications aux lignes de topologies complexes pour circuits intégrés monolithiques micro-ondes et aux interconnexions sur circuit silicium." Lille 1, 1999. https://pepite-depot.univ-lille.fr/LIBRE/Th_Num/1999/50376-1999-215.pdf.
Abstract:
La stratégie de miniaturisation des fonctions de l'électronique microondes s'articule sur une approche multiniveaux donc en trois dimensions (3D) des problèmes. Une version 3D de ces circuits intégrés met en oeuvre une technologie très innovante car s'appuyant sur la confection de métallisations en forme de « U » plus hautes que larges (10 par 3 µm). De ce fait, le volume occupé par ces métallisations n'est plus négligeable comparé à celui dédié aux couches diélectriques de polyimide (10µm) ou de silice. Dans ce contexte, outre la forme compliquée des métallisations, les caractéristiques des matériaux doivent être prises en compte. Le logiciel de simulation électromagnétique que nous avons créé, pour répondre à ces besoins, repose sur les éléments finis (EF) à éléments d'arêtes (EFEA) en 2D et 3D. Nous présentons sommairement les différentes formulations EF utilisées en électromagnétisme puis nous détaillons la construction des EFEA en 2D. Afin de valider notre code calcul 2D, une comparaison avec des relevés expérimentaux de constantes de phase, d'atténuation et d'impédances caractéristiques est effectuée pour des lignes microrubans, coplanaires et à membranes diélectriques de dimensions microniques. Des valeurs fournies par HFSS interviennent également dans cette validation. Nous appliquons les EFEA à l'étude d'une ligne ultracompacte puis coplanaire à ruban central en forme de « T », puis à ruban central suspendu. Pour toutes ces études, la conductivité des métallisations est prise en considération ainsi, bien évidemment, que la forme complexe des rubans puisque nous maillons aussi l'intérieur des métallisations. Le dernier volet repose sur une étude des interconnexions sur circuit silicium et leurs modélisations. Ce travail trouve son aboutissement dans la mise en oeuvre des EFEA en 3D. Un exemple de discontinuité (3D) en ligne microruban est proposé et comparé avec des travaux existants. Enfin, une conclusion reprend les points essentiels de ces travaux.
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Christoforou, Georges. "Conception de préamplificateurs intégrés pour fonctionnement à basse température et sous rayonnement intense." Université Joseph Fourier (Grenoble), 1998. http://www.theses.fr/1998GRE10031.
Abstract:
Le grand nombre de voies d'acquisition des signaux issus du calorimetre electromagnetique du detecteur atlas (machine lhc) pose un probleme de cablage et des solutions prevoyant le placement de la partie amont de la chaine electronique d'acquisition dans le meme milieu que l'element froid de detection ont ete envisagees. L'electronique amont doit donc etre resistante aux radiations (2 10#1#4n/cm#2, 0. 5mrad), fonctionner a la temperature de l'argon liquide (89k), avoir un faible niveau de bruit, une non-linearite inferieure a 1%, consommer peu et etre rapide (40mhz). Dans le cadre de ce projet nous avons explore les possibilites offertes par les differentes technologies. Nous avons retenu les technologies asga qui resistent aux radiations et fonctionnent jusqu'a des temperatures cryogeniques. Nous avons mis en evidence au moyen de caracterisations (a basse temperature) le fait que les technologies asga sont capables de fonctionner dans un tel environnement. Les amplificateurs concus presentent une amelioration de leurs performances quand ils fonctionnent a basse temperature (reduction du bruit, reduction de la puissance dissipee augmentation du gain) rencontrant les contraintes posees par la calorimetrie dans atlas, faible niveau de bruit, faible puissance dissipee, grande dynamique de sortie et bonne non-linearite integrale, mais ne sont pas encore capables d'assurer un niveau de fiabilite de fabrication suffisant. Nous abordons egalement le probleme de la simulation des mesfet a basse temperature. Les modeles manquant, nous avons employe pour la simulation des parametres spice extraits a la temperature de l'azote liquide. Finalement, nous avons approfondi la simulation du bruit des circuits analogiques et mis en evidence les problemes existant ainsi que les precautions a prendre afin de rendre la simulation spice du bruit plus fiable.
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Tintori, Olivier. "Modélisation et simulation des transistors Double-Grille : du dispositif au circuit intégré." Aix-Marseille 1, 2006. http://www.theses.fr/2006AIX11051.
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Schoellkopf, Jean-Pierre. "Siliciel : contributions à l'architecture des circuits intégrés et à la compilation du silicium." Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00315393.
Abstract:
Cette thèse présente des contributions dans les domaines de l'architecture des ordinateurs réalisés sous la forme d'un Circuit Intégré. Un assembleur de silicium, appelé LUBRICK, permet de décrire, dans un langage de programmation, la constitution d'un assemblage hiérarchisé de cellules pour réaliser la description complète des masques d'un Circuit Intégré. La compilation du silicium, discipline qui consiste à déduire les masques d'un circuit en partant d'une description fonctionnelle, est ici abordée sous un angle pratique, avec la présentation d'un compilateur prototype d'une forme de partie contrôle et des présentations de modèles topologiques de parties opératives et de parties contrôle qui servent de cible au compilateur
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Tobich, Karim. "Évaluation de l’efficacité des techniques d’injection de fautes, au sein de microcontrôleurs, par agression électromagnétique." Thesis, Montpellier 2, 2013. http://www.theses.fr/2013MON20017.
Abstract:
De nos jours, le LASER reste l'outil le plus efficace et le plus utilisé pour injecter des fautes au sein des micro-contrôleurs sécurisés modernes. Parmi ses principaux avantages nous pouvons citer ses fortes résolutions spatiale et temporelle. Ces avantages ne sont toutefois accessibles qu'au prix d'investissements conséquents en temps et argent avec un coût oscillant entre deux et quatre centaines de milliers d'euros selon la qualité du LASER.Outre ces aspects financiers, la publication par les scientifiques, ainsi que l'intégration par les fabricants de cartes à puce, de contre-mesures efficaces, comme les détecteurs de lumière, ont incité aux développements de techniques d'injection de fautes alternatives et à coûts plus modérés. Parmi ces techniques alternatives, nous trouvons les techniques d'injection de faute(s) par médium électromagnétique qui permettent de perturber le comportement des circuits. C'est dans ce contexte que cette thèse présente les principaux effets de ce type d'injection de fautes en procédant à une première décomposition face avant face arrière, puis à une seconde lié à la forme du signal perturbateur utilisé (harmonique ou pulsé). Nous avons ainsi pu mettre en exergue des effets de coulage avec les lignes de métallisations mais aussi des effets de Forward sur le circuit cibleNowadays, LASER remains the tool the most effective and most used to inject faults within the modern secure microcontrollers. Among its main advantages we can quote its strong spatial and temporal resolutions. These advantages are however accessible only to the price of consequent investments in time and money with a cost oscillating between two and four hundreds of thousand euro according to the quality of the LASER. Besides these financial aspects, the publication by scientists, as well as the integration by the manufacturers of smart cards, effective countermeasures, as light detectors, incited to the development of alternative faults injection techniques with moderate costs. Among these alternative techniques, we find the electromagnetic fault injection techniques which allow perturbing the behavior of circuits. It is in this context that this thesis presents the main effects of this kind of fault injection by proceeding to a first decomposition in front side and back side, then in one second bound to the shape of the disturbing signal (harmonic or pulsed) used. So, we highlight coupling effects with metals lines but also a Forward effect on the target circuit
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Pan, Fanny. "Design of a pacemaker for animal biomedical research on pulmonary arterial hypertension." Electronic Thesis or Diss., université Paris-Saclay, 2024. http://www.theses.fr/2024UPAST029.
Abstract:
L’hypertension artérielle pulmonaire (HTAP) est une maladie cardiovasculaire progressive et rare touchant entre 15 et 50 individus pour 1 million dans le monde. Elle se caractérise par une élévation anormale de la pression au niveau des artères pulmonaires, pouvant conduire à une insuffisance cardiaque droite sévère, et demeure à ce jour incurable.La recherche biomédicale sur les maladies cardiovasculaires s’appuie largement sur l’utilisation de modèles animaux, notamment les rats, pour étudier une pathologie sur l’ensemble de leur durée de vie, avec un échantillon de population important. La fréquence cardiaque est fortement impliquée dans l’émergence et la progression de nombreuses maladies, ce qui en fait une cible thérapeutique très intéressante. Dans l’optique d’explorer son impact sur la progression de l’HTAP, ces travaux ont pour objectif de développer un pacemaker programmable implantable chez le petit animal.Les pacemakers sont des dispositifs médicaux implantés délivrant des impulsions électriques au cœur afin de déclencher sa contraction. Dans le cadre de cette thèse, notre attention s'est portée sur la conception de la partie fondamentale d'un pacemaker : la stimulation. La documentation existante sur les stimulateurs cardiaques tend à être limitée et protégée, notamment celle concernant les circuits de stimulation. Ainsi, les objectifs de ces travaux sont doubles : expérimenter et valider in vivo une onde stimulatrice adéquate et concevoir un circuit pour la générer qui soit potentiellement implantable, c’est-à-dire dans une technologie intégrée et de très faible consommation.Des expériences in vivo réalisées avec un prototype FPGA sur des rats à l’Hôpital Marie Lannelongue ont validé non seulement la forme d'onde, mais aussi les ordres de grandeur électriques et temporels nécessaires pour une stimulation efficace et sans risque pour l’animal. Ces résultats nous permettent de fixer le cahier des charges pour le développement du circuit intégré d’un générateur d’impulsions avec une méthodologie reposant sur la conception d’éléments ultra-faible consommation. Le circuit et les simulations ont été réalisés en 0,18 µm, dans la technologie XFAB XH018.L'architecture proposée repose sur un pont en H et permet, avec le jeu de commande adapté, de générer une stimulation biphasique de fréquence programmable. Elle est de plus composée de deux multiplicateurs de tension commandés par un oscillateur dans le domaine du kHz et d'un oscillateur à relaxation dans la gamme de la dizaine de Hz. Afin de minimiser la consommation totale du circuit, ce second oscillateur a été conçu suite à une étude de l’état de l’art des techniques ultra-faible consommation (e.g., Stacking, Reverse Body Biasing, Dynamic Leakage Suppression Logic - DLS), qui a conduit à la conception ad hoc de portes logiques de type DLS. Cette technique récente, réservée à des opérations basse fréquence (<100 Hz), consiste en l’ajout, à une porte logique standard, d’un NMOS relié à Vdd et d’un PMOS relié à GND, et dont les grilles bouclent sur la sortie, ce qui permet de placer les transistors dans un état de ‘super-cut-off’, et donc de réduire drastiquement les fuites de courant.L'ensemble du circuit de stimulation consomme 112 µW dont 100 µW sont directement consommés par le pont en H pour la stimulation du cœur qui a besoin de deux impulsions d'au moins 30 µA par période d'onde comme établi grâce aux tests in vivo.La partie oscillateur dans le domaine du kHz avec ses remises en forme et l'un des multiplicateurs consomme 9,9 µW. Enfin, grâce à l'approche ultra-faible consommation adoptée dans cette conception, l'ensemble oscillateur à relaxation et synthèse de commande ne consomme que 1,8 µW soit 1,6 % de l'ensemble du circuit.Le circuit proposé génère ainsi une impulsion biphasique à des fréquences comprises entre 6,8 et 10,1 Hz, soit 400 et 600 bpm, répondant au cahier des charges pour une stimulation chez le petit animal dans le cadre de l’étude de l’HTAPPulmonary arterial hypertension (PAH) is a rare, progressive cardiovascular disease that affects an average of 15 to 50 individuals per 1 million worldwide. It is characterized by an abnormal rise in pressure in the pulmonary arteries, which can lead to severe right heart failure, and Biomedical research on cardiovascular diseases heavily relies on the use of animal models, particularly rats, which allow for the study of a pathology over their entire lifespan, with a large sample population. Heart rate is strongly implicated in the onset and progression of many pathologies, making it a very interesting therapeutic target. In the pursuit of exploring its impact on the progression of PAH, the objective of this work is to develop a programmable pacemaker that can be implanted in small animals.Pacemakers are implanted medical devices delivering electrical impulses (stimulation) to the heart to trigger its contraction. In this thesis, we focused on the design of the fundamental part of a pacemaker: pacing. Existing literature on pacemakers tends to be limited and safeguarded, particularly regarding stimulation circuits. Hence, our work had two main objectives: to test and validate in vivo a suitable pacing waveform, and to design a circuit for generating it that is potentially implantable, i.e. in an integrated technology and with a very low power consumption.In vivo experiments conducted using an FPGA prototype on rats at the Marie Lannelongue Hospital validated not only the shape of the stimulating waveform but also the electrical and temporal orders of magnitude required for efficient and safe animal stimulation. These results allowed us to set the specifications for designing an integrated pulse generator circuit, employing a methodology centered around the design of ultra-low power elements. The circuit and simulations were implemented using XFAB XH018 0.18 µm technology.The proposed architecture is based on an H-bridge structure and, with the appropriate control set, can generate a biphasic stimulation at a programmable frequency. It also comprises two voltage multipliers controlled by an oscillator in the kHz range and a relaxation oscillator in the ten Hz range. In order to minimize the total power consumption of the circuit, this second oscillator was designed following a state-of-the-art study of ultra-low power techniques (e.g., Stacking, Reverse Body Biasing, Dynamic Leakage Suppression Logic - DLS), which led to the ad hoc design of DLS logic gates. This novel technique, reserved for low frequency operations (<100 Hz), consists of adding, to a standard CMOS gate, a header NMOS connected to Vdd and a footer PMOS connected to ground, with their gate looped on the output node, driving the transistors in a 'super-cut-off' state, thus drastically reducing current leakage. The entire stimulation circuit consumes 112 µW, of which 100 µW is consumed directly by the H-bridge for the stimulation of the heart, which requires two pulses of at least 30 µA per wave period, as established by the in vivo tests. The oscillator in the kHz range with its reshaping and one of the multipliers consumes 9.9 µW. Finally, thanks to the ultra-low power approach adopted in this design, the relaxation oscillator and control synthesis assembly consume only 1.8 µW, i.e. 1.6 % of the stimulation circuit's total consumption.Therefore, the proposed circuit generates a biphasic impulse at frequencies ranging between 6.8 and 10.1 Hz, translating to 400 and 600 bpm, meeting the specifications for small animal stimulation within the scope of studying PAH
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Vayssade, Thibault. "Une approche digitale pour le test faible coût de circuits intégrés RF : application à un transceiver ZigBee." Thesis, Montpellier, 2020. http://www.theses.fr/2020MONTS065.
Abstract:
Cette thèse concerne la réduction des coûts de test pour les circuits intégrés RF. L’approche originale développée repose sur l’utilisation d’un testeur numérique standard pour réaliser une acquisition sous-échantillonnée du signal RF à analyser. L’idée de base consiste à utiliser le comparateur présent dans un canal testeur digital pour convertir le signal RF en une séquence binaire. Lors de cette conversion, l’information véhiculée par le signal RF (amplitude, fréquence, phase ...) est transformée en une information temporelle contenue dans le vecteur binaire capturé. L’objectif est alors de développer des algorithmes de traitement dédiés permettant de retrouver les caractéristiques essentielles du signal RF à partir de l’analyse du vecteur binaire. L’intérêt majeur de cette solution est qu’elle permet de se passer des ressources coûteuses de test RF traditionnellement requises. De plus, les canaux numériques étant généralement disponibles en grand nombre sur un ATE standard, cette approche offre aussi la possibilité de mettre en œuvre des tests multi-sites afin de réduire davantage les coûts de test. Dans le cadre de cette thèse, l’approche proposée est mise en œuvre pour un Transceiver ZigBee de NXP Semiconductors fonctionnant à 2,4GHz et destiné au marché en croissance de l'Internet des Objets (IoT). Les conditions de sous-échantillonnage permettant de préserver l’information contenue dans le signal RF tout en respectant les contraintes de l’équipement de test sont définies et des algorithmes dédiés sont développés pour implémenter les différents tests spécifiés dans le standard IEEE 802.15.4™ (test de puissance, test de masque spectral, mesures EVM). La solution proposée est d’abord évaluée en simulation dans l’environnement Matlab. Un banc de test en laboratoire est développé afin de réaliser une première validation. Des mesures sont ensuite effectuées sur plusieurs centaines de circuits avec un ATE en milieu industriel. Les résultats de ces mesures valident la technique développéeThis thesis focuses on the reduction of testing costs for RF integrated circuits. The original approach that is investigated relies on the use of a standard digital ATE to perform an under-sampled acquisition of the RF signal to be analyzed. The basic idea is to use the comparator present in a digital tester channel to convert the RF signal into a binary sequence. During this conversion, the information carried by the RF signal (amplitude, frequency, phase ...) is transformed into a timing information contained in the binary vector captured by the ATE. The objective is then to develop dedicated processing algorithms able to retrieve the essential RF signal characteristics from the analysis of the binary vector. The major benefit of this solution is that it eliminates the need of expensive RF test resources traditionally required. In addition, since digital channels are generally available in large numbers on a standard ATE, this approach also provides the ability to implement multi-site tests to further reduce testing costs. In this thesis, the proposed approach is implemented for ZigBee Transceiver from NXP Semiconductors operating at 2.4 GHz and intended for the growing market of Internet of Things (IoT). The under-sampling conditions allowing to preserve the information contained in the RF signal while respecting the test equipment constraints are defined and dedicated algorithms are developed to implement the various tests specified by IEEE Std 802.15.4 ™ (power test, spectral mask test, EVM measurements). The proposed solution is first evaluated in simulation within the Matlab environment. A laboratory test bench is then developed to carry out an initial validation. Finally, measurements performed with an ATE on several hundreds of circuits in an industrial environment fully validate the proposed solution
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Choudens, Philippe de. "Test intégré de processeur facilement testable." Grenoble INPG, 1985. http://tel.archives-ouvertes.fr/tel-00319265.
Abstract:
Un test permet d'assurer la sécurité de fonctionnement des circuits VLSI. La première partie montre l'intérêt dans un tel contexte d'un processeur facilement testable; la deuxième partie développe pour de tels microprocesseurs une stratégie de test. Dans la troisième partie est traité le problème de la définition des vecteurs de test des circuits logiques programmables. Développement d'un test pour multiplieur itératif
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Sanseau, Pierre. "Etude de polymères thermostables pour l'isolation des interconnexions dans les circuits intégrés." Grenoble 1, 1988. http://www.theses.fr/1988GRE10021.
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Josse, Stève. "Transportabilité de fonctions analogiques en technologies CMOS submicroniques : application : contrôle du retard des fronts d'horloges d'un imageur CCD." Toulouse, INPT, 2003. http://www.theses.fr/2003INPT029H.
Abstract:
Dans le cadre de la transportabilité de circuits, nous étudions le transfert de circuits analogiques CMOS par une approche semi-analytique. Appliquée aux fonctions amplifications élémentaires, elle consiste à représenter graphiquement les caractéristiques de circuits normalisés afin d'en déduire un premier dimensionnement suivant les performances souhaitées. Cette approche est validée par l'étude de 2 amplificateurs opérationnels. L'écart relatif du produit gain bande passante obtenu avec celui de la simulation n'excède pas ± 20 %. Un circuit mixte pour des applications spatiales générant des retards programmables de l'ordre de la nanoseconde a été transporté dans 2 technologies. La validation expérimentale de ces 2 circuits intégrés montre les contributions importantes de la dispersion des éléments passifs et de leurs capacités parasites distribuées. Ces phénomènes sont minimisés en introduisant des commutateurs analogiques et en optimisant le dimensionnement des composants passifs.
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Santos, Filipe Vinci dos. "Techniques de conception pour le durcissement des circuits intégrés face aux rayonnements." Grenoble 1, 1998. http://www.theses.fr/1998GRE10208.
Abstract:
Les microsystèmes sont le dernier développement de la microélectronique. Leur apparition ouvre des possibilités révolutionnaires dans plusieurs domaines d'application, dont l'exploitation de l'espace. L'utilisation des microsystèmes dans l'espace se heurte au problème de l'exposition à la radiation, notamment pour la partie électronique. Cet obstacle a été surmonte dans le passe par la mise en place de filières de fabrication résistantes (durcies) aux effets de la radiation. Le rétrécissement des budgets militaires a provoqué la disparition de la plupart des technologies de fabrication durcies, ce qui est en train de pousser les constructeurs vers l'emploi de technologies commerciales standard (COTS). L'objectif de cette thèse a été d'investiguer des techniques de conception pour le durcissement d'un microsystème fabrique par une technologie COTS. Le microsystème en question est un capteur de rayonnements infrarouges base sur des thermopiles en silicium, suspendues par une étape de micro-usinage en volume par la face avant. Les éléments pertinents des différents domaines de connaissance impliques sont passés en revue, avec une analyse des techniques de durcissement applicables à la construction de l'électronique de lecture en technologie CMOS. Un programme de caractérisation expérimentale a été réalisé, et il a permis d'établir le niveau de sensibilité de la technologie aux rayonnements et l'efficacité des techniques de durcissement développées. Les très bons résultats obtenus ont permis de passer à la réalisation de la chaine de lecture du capteur, qui a été fabriquée, caractérisée et qualifiée pour l'espace.
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Geffroy, Vincent Rémy. "Conception de circuits intégrés radiofréquences sur technologie CMOS pour des applications sans fil grand public : application aux mélangeurs pour DECT." Paris, ENST, 2002. http://www.theses.fr/2002ENST0028.
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Baschiera, Daniel. "Modélisation de pannes et méthodes de test de circuits intégrés CMOS." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320020.
Abstract:
Étude pour des circuits VLSI sur substrat de silicium. Les modèles de pannes développés pour la technologie NMOS ne sont plus adaptes à la vérification des pannes en technologie CMOS. On examine les pannes de type déclenchement parasite, court-circuit, blocage sur et blocage ouvert. Pour chacune de ces pannes un modèle est défini et on détermine les méthodes de vérification correspondantes. Les principaux comportements étudies sont la transformation d'un circuit logique en analogique et la transformation d'un circuit combinatoire en un circuit séquentiel. On démontre un ensemble de lemmes et théorèmes de base pour la vérification des pannes en technologie CMOS. Ces théorèmes étendent à la vérification du blocage ouvert CMOS les résultats formules pour la vérification des collages logiques dans les réseaux. Certains de ces théorèmes impliquent une conception adaptée pour faciliter la vérification. Réduction des séquences de vérification et vérification simultanée.
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Aparicio, Marina. "Modélisation et Simulation du phénomène d'IR-Drop dans les circuits intégrés." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2013. http://tel.archives-ouvertes.fr/tel-00943295.
Abstract:
L'évolution des technologies microélectroniques voire déca-nanoélectroniques conduit simultanément à des tensions d'alimentation toujours plus faibles et à des quantités de transistors toujours plus grandes. De ce fait, les courants d'alimentation augmentent sous une tension d'alimentation qui diminue, situation qui exacerbe la sensibilité des circuits intégrés au bruit d'alimentation. Un bruit d'alimentation excessif se traduit par une augmentation du retard des portes logiques pouvant finalement produire des fautes de retard. Un bruit d'alimentation provoqué par des courants circulant dans les résistances parasites du Réseau de Distribution d'Alimentation est communément référencé sous la dénomination d'IR-Drop. Cette thèse s'intéresse à la modélisation et à la simulation de circuits logiques avec prise en compte du phénomène d'IR-Drop. Un algorithme original est tout d'abord proposé en vue d'une simulation de type 'event-driven' (déclenchement par évènement) du bloc logique sous test, en tenant compte de l'impact de l'ensemble du circuit intégré sur l'IR-Drop du bloc considéré. Dans ce contexte, des modèles précis et efficaces sont développés pour les courants générés par les portes en commutation, pour la propagation de ces courants au travers du réseau de distribution et pour les retards des portes logiques. D'abord, une procédure de pré-caractérisation des courants dynamiques, statiques et des retards est décrite. Ensuite, une seconde procédure est proposée pour caractériser la propagation des courants au travers du réseau de distribution. Nos modèles ont été implantés dans une première version du simulateur développé par nos collègues de Passau dans le cadre d'une collaboration. Enfin, l'impact des éléments capacitifs parasites du réseau de distribution est analysé et une procédure pour caractériser la propagation des courants est envisagée.
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Rivière, Antoine. "Protection des Circuits Intégrés CMOS Profondément Submicroniques contre les Décharges Electrostatiques." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2008. http://tel.archives-ouvertes.fr/tel-00341887.
Abstract:
La première partie de ce manuscrit rappelle l'implication des décharges électrostatiques au sein des circuits CMOS submicroniques, les moyens d'évaluation de la protection d'un circuit ainsi que les différentes stratégies de protection couramment employées pour protéger un circuit vis-à-vis des décharges électrostatiques et présente également les résultats silicium obtenus des structures de test utilisant le bipolaire parasite comme élément de protection (ggNMOS, LVTpnp). Par la suite, notre travail s'est concentré principalement sur la conception et le développement des protections centrales utilisant la conduction MOS pour évacuer les décharges électrostatiques. Nous apportons notamment une amélioration significative vis-à-vis des déclenchements intempestifs causés par les phénomènes de bruit rencontrés sur les alimentations, un dimensionnement robuste du circuit de déclenchement ainsi qu'une approche permettant de s'affranchir des effets néfastes rencontrés lors de mise sous tension très lente du circuit sont proposés. Nous présentons également une méthode de conception d'une protection centrale dynamique associée à la présentation d'un flot global de caractérisation automatisé dans le cadre de l'utilisation d'une stratégie de protection globale d'un circuit.
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Desèvedavy, Jennifer. "Conception de circuits intégrés radiofréquences reconfigurables en technologie FD-SOI pour application IoT." Thesis, Bordeaux, 2018. http://www.theses.fr/2018BORD0177/document.
Abstract:
La pénétration importante d’objets communicants dans notre vie quotidienne révèle des défis important quant à leur développement. Notamment l’explosion d'applications multimédia sans fil pour l'électronique grand public fait de la consommation électrique une métrique clef dans la conception des dispositifs portables multimodes sans fil. Les émetteurs-récepteurs conventionnels proposent des performances fixes et sont conçus pour respecter ces hautes performances dans toutes les conditions de communication sans fil. Cependant, la plupart du temps, le canal n'est pas dans le pire cas de communication et ces émetteurs-récepteurs sont donc surdimensionnés. En connaissant l’état du canal en temps réel, de tels dispositifs pourraient s'adapter aux besoins et réduire significativement leur consommation électrique. Le défi consiste à respecter la Qualité de Service , ou Quality of Service (QoS) en anglais, imposée par les différents standards de communication. Afin de rester compétitifs, les émetteurs-récepteurs adaptatifs doivent donc proposer une même QoS que ceux déjà disponibles sur le marché. Ainsi, ni la portée de communication ni le temps de réponse ne peuvent être dégradés.Basé sur ces exigences, cette thèse propose une technique d'adaptation pour la conception d'un récepteur reconfigurable qui fonctionne à la limite des performances nécessaires pour recevoir le signal utile. Ainsi, le récepteur proposé est toujours au minimum de consommation électrique tout en garantissant la bonne QoS. Ceci permet alors de multiplier la durée de vie de sa batterie par un facteur 5.Cette adaptabilité est démontrée ensuite côté circuit par la conception d'un LNA (Amplificateur Faible Bruit) dont les performances sont reconfigurables. En effet, en tant que premier élément de la chaîne de réception, le LNA limite le récepteur en termes de sensibilité. Ces travaux exploitent la technologie FD-SOI (Fully Depleted Silicon-On-Insulator) pour d’une part, réduire la consommation du LNA et d’autre part, ajouter de la reconfigurabilité à ce même circuitCommunicating objects are inviting themselves into daily life leading to digitization of the physical world. This explosion of multimedia wireless applications for consumer electronics makes the power consumption a key metric in the design of multi-mode wireless portable devices. Conventional transceivers have fixed performances and are designed to meet high performances in all wireless link conditions. However, most of the time, the channel of communication is not at worst case and these transceivers are therefore over specified. Being aware of the channel link conditions would allow such devices to adapt themselves and to reduce significantly their power consumption. Therefore, the challenge is to propose a QoS (Quality of Service) in terms of communication range, response time as instance, equivalent to industrial modules with a reduced overall power consumption.To address this purpose, this thesis proposes a design strategy for the implementation of adaptive radio-frequency receiver (Rx) modules. Hence the Rx front end achieves the correct QoS for various scenarii of communications with a minimum of power consumption.As a proof of concept, the adaptive approach is demonstrated with the design of a tunable LNA (Low Noise Amplifier). As the first element of the receiver chain, the LNA limits the receiver in terms of sensitivity and is therefore a good candidate to perform reconfiguration. The body biasing of the FD-SOI (Fully Depleted Silicon-On-Insulator) technology is first exploited to reduce the power consumption of a circuit and then as an opportunity to perform circuit tunability
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Le, Pallec Michel. "Technologie de photorécepteurs intégrés sur InP." Grenoble INPG, 1997. http://www.theses.fr/1997INPG0144.
Abstract:
Ce memoire de these rend compte d'une etude de circuits integres optoelectroniques sur substrat inp dans le contexte des transmissions optiques par multiplexage de longueur d'onde. Le travail traite tous les aspects de la technologie d'un photorecepteur integre multicanaux : epitaxie movpe simultanee de transistors et de photodetecteurs pin gainas, etude des structures et des methodes d'elaboration donnant des dispositifs integres aussi performants que des composants discrets, mise en oeuvre d'un procede avec le minimum de niveaux de masques, aboutissant a une puce de tres petite taille (1,2 x 1,2 mm#2). Le calcul de sensibilite du photorecepteur montre qu'il est necessaire d'utiliser un transistor rapide (f#t elevee) a faible courant de grille. Les simulations numeriques ont demontre l'interet du transistor a canal composite gainas/inp a dopage inverse face a ces exigences. Ce transitor a ete realise et valide en utilisant un nouveau buffer, isolant et reproductible : un buffer alinas epitaxie a basse temperature. De plus, les circuits transimpedances et les compromis simplicite/performance sont examines en detail et les composants elementaires (resistances, capacites, diodes schottky, fets, photodiodes pin) sont caracterises et simules avec precision en statique, en dynamique et en bruit. La conception du jeu de masques a ete menee a bien sur la base de ces modeles et la realisation technologique a ete reussie depuis l'epitaxie jusqu'au montage d'une puce de photorecepteurs avec 4 canaux pin-amplificateurs. Les sensibilites des ces barrettes, concues pour un debit de quatre fois 2,5 gbit/s, sont au meilleur niveau de l'etat de l'art (-29 dbm). La diaphonie entre canaux est identifiee comme le parametre le plus critique. Des ameliorations possibles concernant surtout les methodes de montage sont clairement proposees.
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Pagano, Philippe. "Conception d'un circuit intégré spécifique pour la résolution de l'équation de poisson à 3 dimensions." Ecully, Ecole centrale de Lyon, 1990. http://www.theses.fr/1990ECDL0024.
Abstract:
L'objet de cette etude consiste en la conception d'un circuit integre specifique (processeur haspe) pour la resolution numerique de l'equation de poisson a 3 dimensions. Cette approche vise a reduire la duree d'etude des distributions de potentiel lors des simulations tridimensionnelles de composants semiconducteurs. En effet, une resolution par logiciel entraine des temps cpu prohibitifs si le nombre de points de calcul est important. Dans un premier temps, nous decrivons l'algorithme iteratif utilise pour la resolution numerique de l'equation de poisson discretisee par la methode des differences finies. Nous presentons ensuite l'architecture du calculateur cable destine a la resolution de cette equation et dont l'element de base est le processeur haspe. Nous montrons comment l'utilisation de circuits specifiques organises en architecture parallele permet de diviser les temps de calcul par un facteur 1000 par rapport a une resolution logicielle. Nous exposons alors le travail de conception du circuit integre haspe. Il s'agit d'un processeur programmable par microcodes, comportant un chemin de donnees 32 bits integrant un multiplieur parallele. Cette approche permet d'envisager la resolution d'autres equations aux derivees partielles. Le circuit obtenu est un precaracterise integre en technologie cmos 2 microns, et comportant des macrocellules full custom. Il comprend 30000 portes et mesure 69 mm carres. Enfin, nous decrivons le programme de modelisation comportementale du processeur haspe et de generation automatique de vecteurs de simulation et de test, programme que nous avons developpe pour faciliter la simulation et le test du circuit
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Diaz, Nava Mario. "Proposition d'une méthodologie de conception de circuits intégrés de communication : réalisation d'un communicateur pour le réseau local FIP." Phd thesis, Grenoble INPG, 1986. http://tel.archives-ouvertes.fr/tel-00320454.
Abstract:
FIP=Factory Instrumentation Protocol. On réalise un circuit intégré de communication pour le réseau FIP, projet national de communication entre automates réflexes, capteurs et actionneurs. Le circuit intégré est spécifié pour permettre soit la connexion de capteurs simples, soit la connexion de capteurs intelligents ou des automates de réseau. La conception de ce circuit intégré «à la demande» résulte d'une méthodologie originale. Cette méthodologie est orientée vers la conception de circuits VLSI de communication à partir d'une bibliothèque d'opérateurs flexibles, d'une part pour réduire le temps de conception, d'autre part pour donner la possibilité aux ingénieurs non spécialistes en conception de concevoir eux-mêmes leur circuit
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Gonnard, Olivier. "Efficacité d'isolation dans les circuits intégrés de puissance isolés par jonction." Phd thesis, Université Paul Sabatier - Toulouse III, 2001. http://tel.archives-ouvertes.fr/tel-00515821.
Abstract:
Les travaux de recherche présentés dans ce mémoire s'inscrivent dans le cadre du développement des techniques d'intégration de puissance SMART POWER, technologies où cohabitent sur le même substrat des composants de puissance haute tension (dans la gamme de 80V) et des composants de commande base tension de type CMOS. Nous étudions les modes de fonctionnement anormaux pendant lesquels l'isolation entre les différents blocs du circuit n'est plus assurée. Les diodes d'isolation, normalement maintenues à l'état bloqué, se retrouvent polarisées en direct ce qui se traduit par l'injection d'un important courant d'électrons dans le substrat du circuit intégré (Ie>1A). Nous détaillons d'abord les caractéristiques et les conséquences de ces courants parasites et donnons un inventaire des techniques de protection employées. Sur la base d'une compréhension physique des mécanismes mis en jeu, appuyés par des simulations numriques 2D, nous présentons deux familles de solutions permettant de protéger le circuit intégré contre ces courants de substrat. La première, dite passive, exploite au mieux la collection et la recombinaison de ces électrons, soit par des anneaux de garde, soit par des MOS de puissance isolés. La seconde dite active, agi sur la polarisation du substrat lui-même et permet, soit de détourner efficacement le courant parasite des zones sensibles, soit de maintenir la diode d'isolation à l'état bloqué. Nous avons ensuite validé ces propositions par des composants de tests spécifiques, puis caractérisé leur efficacité au sein de circuits intégrés complets, réalisés dans des technologies SmartMosTM. Nous avons ainsi obtenu des circuits intégrés dont les courants de substrat sont inférieurs à 50µA.
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Moignard, Renaud. "Les composants à cristal liquide ferroélectrique sur circuit intégré : application à la commutation optique en espace libre." Brest, 1997. http://www.theses.fr/1997BRES2010.
Abstract:
Nous presentons dans ce memoire une etude de l'utilisation de composants a cristal liquide ferroelectrique sur circuit integre (ci/clf) pour la commutation optique en espace libre, dans deux architectures differentes voire opposees. Dans la famille des modulateurs spatiaux de lumiere a clf, les ci/clf presentent les avantages d'etre compacts, d'offrir la possibilite d'implanter des fonctions plus ou moins complexes de traitement de l'information, d'avoir un produit espace x bande passante eleve, et d'etre, dans une logique d'industrialisation, potentiellement peu couteux. Pour toutes ces raisons, nous avons envisage l'utilisation des ci/clf pour la commutation dite lente.
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Delamotte, Pascal. "Conception et réalisation d'un circuit integré de filtrage." Paris 11, 1985. http://www.theses.fr/1985PA112297.
Abstract:
Cette thèse présente la réalisation, depuis la définition fonctionnelle jusqu’au test, d’un circuit de reconnaissance de motifs. Le circuit est composé de 8000 transistors pour une surface de 11. 5 mm² et est réalisé en technologique NMOS. Il procède par comparaisons en parallèle d’un ensemble de caractères (constituant plusieurs motifs), mémorisés dans une première phase d’initialisation, à une chaîne de caractères lus sur les entrées (flot séquentiel). A chaque caractère du flot filtré est associée une valeur sur 3 bits (code) correspondant soit à la présence (code de succès) ou à l’absence (code d’échec) d’une sous-chaîne formant un motif. Lorsqu’un motif est trouvé le code de succès est présenté sur les sorties dès que le premier caractère de la sous-chaine reconnue sort du circuit. Le circuit, synchronisé par le flot (reconnaissance au vol), a été testé jusqu’à une fréquence de 10 MCaractères/s.
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Meysenc, Luc. "Étude des micro-échangeurs intégrés pour le refroidissement des semi-conducteurs de puissance." Grenoble INPG, 1998. http://www.theses.fr/1998INPG0022.
Abstract:
Cette thèse a pour but d'étudier le refroidissement des composants de puissance à l'aide de micro-échangeurs. A ce titre, il ne s'agit plus de systèmes de refroidissement rapportés, mais de dispositifs directement intégrés sous la partie active du silicium. Aussi, dans un premier temps, les caractéristiques électriques, thermiques et technologiques des composants de puissance sont rappelées. Deux modes de refroidissement sont considérés : la convection forcée simple phase et la convection forcée double phase. La convection forcée simple phase fait l'objet du deuxième chapitre. A partir d'une revue bibliographique, les corrélations de calcul du coefficient d'échange les plus adéquates aux microcanaux sont retenues. Une méthodologie de conception et de calcul est établie dans le but d'optimiser les dimensions des canaux en vue de minimiser la résistance thermique de l'assemblage ainsi que l'énergie nécessaire à la circulation du fluide. Enfin, la validité des méthodes de calcul est vérifiée à l'aide de mesures réalisées sur des prototypes monopuce. La convection forcée double phase est appréhendée de façon similaire. Une étude bibliographique permet de retenir les principes de calcul du transfert de chaleur, de la perte de pression, du flux critique les plus adaptés aux canaux de petits diamètres. De ces méthodes de calcul, une méthodologie de conception est également élaborée, méthodologie appliquée à la réalisation de prototype afin d'être validéeThe aim of this work is to study the cooling of power semiconductors by the use of integrated micro heat exchangers. The heatsink is not placed under the component case but is directly integrated under the silicon chip. Thus, in a first time, electrical, thermal and technological characteristics of power components are renûnded. Two cooling principles hâve been retained : single phase forced convection and two-phase forced convection. Single phase forced convection is studied in the second chapter. The most adéquate corrélations for the calculation of the heat transfer coefficient are extracted from a bibliography review. Then, a conception methodology is established to optimise the heatsink sizes in order to minimise its thermal résistance and the pumping energy. Finally, the validity of the study is checked with measurements realised on single chip prototypes. A similar way is employed to study two-phase forced convection. Two-phase heat transfer, pressure drop and critical heat flux are obtained from a bibliographical review. From thèse instructions, a conception methodology is established, methodology which is also checked by measurements realised on prototypes
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Emzivat, Delphine. "Etude et conception d'un circuit à optiques et traitements intégrés pour la vision en contrôle qualité." Lorient, 2000. http://www.theses.fr/2000LORIS008.
Abstract:
Différentes méthodologies reposant sur la notion d'Adéquation Algorithme Architecture ont été développées à ce jour mais en aucun cas, elles ne prennent en compte la notion de capteur. Pourtant, l'accroissement des applications nécessitant des fonctions d'acquisition est important ! D'où l'idée de développer une méthodologie qui serait applicable au capteur intelligent, dispositif qui réunit sur un même et unique support les fonctions d'acquisition d'images et de traitement d'images. L'objet de cette thèse est non seulement d'élaborer un capteur mais surtout de formaliser et de proposer une méthodologie qui fournit, pour un traitement donné et en parfait accord avec les exigences requises par le demandeur, les architectures capteur et traitement. Les premières études bibliographiques ont permis d'appréhender la vision dans le monde industriel. De ces observations, nous avons dressé les caractéristiques du circuit dédié au contrôle qualité en industrie. La méthodologie développée se veut complémentaire des méthodologies déjà existantes. Seuls deux nouveaux paramètres sont pris en compte, à savoir la proposition d'un modèle d'architecture pour le capteur et les spécifications qui vont entraîner une nouvelle formulation de l'algorithme. La validation de la méthodologie est réalisée pour une application d'estimation de mouvement. Les différentes simulations ont été menées via les logiciels ModelSim, Synopsys, Cadence et en utilisant les modèles de composants de la technologie CMOS 0,8 um d'AMS. Le circuit global qui comporte des fonctions d'acquisition et de traitement admet une surface total de 9 mm2. Le temps de calcul pour une valeur test donnée est de 142 ns pour le traitement seul, soit de l'ordre de 200 ns en considérant le temps de transfert et de chargement. On aboutit à un débit de 1200 Hz par ligne image. Une fois les simulations et les différents tests achevés, la conception du circuit global via le CMP peut être envisagé.
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Libéros, Véronique. "Etablissement automatique de schémas équivalents pour des dispositifs de puissance intégrés." Toulouse, INSA, 1989. http://www.theses.fr/1989ISAT0035.
Abstract:
Il s'agit d'un outil logiciel d'aide a la conception. En considerant les etapes technologiques de realisation de structure integrees, une liste des primitives physiques est dressee, ainsi que celle des primitives electriques associees permettant de decrire le fonctionnement electrique reel des dispositifs. Description du logiciel. Exemples choisis dont thyristor a gachette isolee et inverseur cmos
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Malinge, Pierre. "Etude et modélisation d'un point mémoire eDRAM sans capacité, et conception de circuit mémoire haute densité." Lyon, INSA, 2005. http://theses.insa-lyon.fr/publication/2005ISAL0099/these.pdf.
Abstract:
Les systèmes-sur-puce représentent aujourd'hui un marché en pleine expansion. Ils embarquent des fonctions sans cesse plus évoluées et gourmandes en ressource mémoire. La mémoire eDRAM, composée d'un transistor d'accès et d'une capacité, est aujourd'hui la plus utilisée dans les SoC nécessitant une logique haute-performance et beaucoup de mémoire. Cependant, les fabricants font face à des défis technologiques importants pour réduire la surface de ce point mémoire avec les technologies CMOS avancées (65nm et moins). De nouveaux diélectriques sont notamment nécessaires pour réaliser le condensateur, et la conception du transistor d'accès se heurte à un courant de fuite de plus en plus élevé. C'est dans ce cadre que le nouveau concept de mémoire DRAM sans capacité a été proposé pour remplacer, à l'avenir, le point mémoire eDRAM standard. Son étude et son intégration dans un circuit haute-densité constituent le sujet de cette thèse. Le principe de cette nouvelle mémoire est de stocker une charge dans le substrat flottant d'un transistor. La fabrication de ce nouveau point mémoire présente un faible coût et surtout, ne semble pas présenter de limites dues à la réduction de ses dimensions. L'analyse du fonctionnement du point mémoire a permis de trouver des conditions de fonctionnement performantes, permettant l'intégration de ce point mémoire dans une architecture matricielle. Des architectures adaptées permettant une intégration plus dense encore que celle de la mémoire eDRAM standard ont été proposées. Le concept présenté ici pourrait devenir la solution eDRAM mémoire des futures technologiesToday, Systems on Chip are always a fast growing market. They embed more and more complex functions that require increasing memory capacity. The standard eDRAM memory cell, composed of one access transistor and a storage capacitor, is the mostly used solution for SoC that need both high performance logic, and large memory capacity. But manufacturers face a tremendous challenge to shrink its area below 90nm technology node. New dielectrics are necessary for capacitor and access transistor leakage becomes problematic. Then a new cell concept, using capacitor-less DRAM memory cell, was proposed to replace standard eDRAM. The analysis and the integration of this memory point in high-density memory circuit are the topics of this thesis. The new memory effect principle is to store an electrical charge in the floating body of a transistor. This new concept presents a process low cost and does not seem having scale reduction limitations. Electrical analysis of this memory cell enabled the use of new operating conditions that allow integration in matrix organization of the memory point. New circuits architectures have been proposed, they enable denser circuits than traditionale DRAM. The concept presented here could become the eDRAM memory solution for next technologies
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Cozzi, Maxime. "Infrared Imaging for Integrated Circuit Trust and Hardware Security." Thesis, Montpellier, 2019. http://www.theses.fr/2019MONTS046.
Abstract:
La généralisation des circuits intégrés et plus généralement de l'électronique à tous les secteurs d'activité humaine, nécessite d'assurer la sécurité d'un certain nombre de systèmes critiques (militaire, finance, santé, etc). Aujourd'hui, l'intégrité de ces systèmes repose sur un éventail d'attaques connues, pour lesquelles des contremesures ont été développées.Ainsi, la recherche de nouvelles attaques contribue fortement à la sécurisation des circuits électroniques. La complexité toujours croissante des circuits, permise par les progrès dans les technologies silicium, a pour conséquence l'apparition de circuits occupant de plus en plus de surface. La retro-ingénierie est donc une étape souvent obligatoire menée en amont d'une attaque afin de localiser les périphériques et autres régions d'intérêts au sein du circuit visé. Dans cet objectif, l'étude présenté dans ce document propose de nouvelles méthodes d'imagerie infrarouge. En particulier, il est démontré que l'analyse statistique des mesures infrarouge permet d'automatiser la localisation des régions électriquement active d'un circuit. Aussi, une nouvelle méthode de comparaison statistique d'image infrarouge est proposée. Enfin, ces résultats sont acquis au moyen d'une plateforme de mesure faible cout, permettant de détecter toute activité électrique possédant une consommation supérieure à 200µWThe generalization of integrated circuits and more generally electronics to everyday life systems (military, finance, health, etc) rises the question about their security. Today, the integrity of such circuits relies on a large panel of known attacks for which countermeasures have been developed. Hence, the search of new vulnerabilities represents one of the largest contribution to hardware security. The always rising complexity of dies leads to larger silicon surfaces.Circuit imaging is therefore a popular step among the hardware security community in order to identify regions of interest within the die. In this objective, the work presented here proposes new methodologies for infrared circuit imaging. In particular, it is demonstrated that statistical measurement analysis can be performed for automated localization of active areas in an integrated circuit.Also, a new methodology allowing efficient statistical infrared image comparison is proposed. Finally, all results are acquired using a cost efficient infrared measurement platform that allows the investigation of weak electrical source, detecting power consumption as low as 200 µW
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Boyer, Jean-Marc. "Prévision du comportement à long terme des circuits intégrés CMOS irradiés." Toulouse, ENSAE, 1996. http://www.theses.fr/1996ESAE0013.
Abstract:
"La synthèse des phénomènes de base, liés à la dégradation en environnement spatial des composants CMOS, a permis la mise en place d'une méthode de prédiction de leur comportement aux faibles débits de dose. Nous combinons l'irradiation au Co60 à fort débit de dose de transistors MOS élémentaires suivie de guérison en température, avec des outils informatiques. Ceux-ci permettent l'extraction des paramètres SPICE, le calcul de la tension de seuil des transistors NMOS à faible débit de dose et la simulation électrique des circuits. Nous accédons ainsi aux performances des circuits intégrés en environnement spatial. Nous avons validé notre méthode sur une technologie planar micronique, et nous l'avons étendue à une technologie LOCOS submicronique plus actuelle. La méthode a montré son aptitude à décrire les dégradations qui surviennent sur les technologies présentant une défaillance par rebond de la tension de seuil des transistors actifs à faibles débits de dose. La prédiction quantitative des niveaux de courant de fuite pour les technologies LOCOS dans les conditions d'utilisation spatiale exige une analyse détaillée de la dégradation des structures en "bec d'oiseau". "