Academic literature on the topic 'Chevaux de Troie (informatique)'

RésuméDepuis 2014, la Commission du droit international (CDI) étudie la question des normes impératives (jus cogens). Si ce projet a le mérite d’en éclaircir les aspects, cette contribution avance que certaines de ses observations peuvent aussi être assimilées à des “chevaux de Troie,” et pour deux raisons. Premièrement, certains principes entourant l’accès à l’impérativité pourraient favoriser la définition arbitraire de normes de jus cogens (rejet de la théorie de l’objecteur persistant en la matière, rôle des juridictions). Deuxièmement, certains effets attachés à l’impérativité pourraient être vecteurs de conséquences qui n’ont a priori pas été évaluées par la CDI (conformité des résolutions du Conseil de sécurité et des normes coutumières au jus cogens).

La complexité sans cesse croissante de la conception et de la fabrication de circuits intégrés (CI) a nécessité l'emploi de tiers tels que des bureaux d'études, des fournisseurs de propriété intellectuelle (PI) et des fonderies de fabrication afin d'accélérer et d'économiser le processus de développement. La séparation de ces parties entraîne certaines menaces pour la sécurité. Les fonderies de fabrication non fiables sont suspectées de trois menaces de sécurité: chevaux de Troie matériels, piratage IP et surproduction de circuits intégrés. Les chevaux de Troie matériels sont des modifications de circuits malveillants dans les schémas de circuits intégrés destinés à des objectifs de sabotage.Certaines modifications de la conception de circuits intégrés, appelées Design-for-Trust (DfTr), ont été proposées pour faciliter les méthodes de détection des chevaux de Troie ou empêcher leur insertion. En outre, des modifications basées sur des clés, connues sous le nom de masquage ou d’obscurcissement de conception, ont été proposées pour protéger les IP / CI contre le piratage IP et la surproduction de CI. Ils masquent la fonctionnalité des circuits en les modifiant de telle sorte qu’ils ne fonctionnent pas correctement sans une clé adéquate.Dans cette thèse, nous proposons trois méthodes DfTr basées sur l’utilisation de l’approche de masquage pour empêcher l’insertion de chevaux de Troie. La première méthode DfTr proposée vise à maximiser l’obscurité et à minimiser simultanément les comptes de signaux rares dans les circuits sous masquage. Les signaux rares ayant à peine des transitions lors du fonctionnement du circuit, leur utilisation risque de ne pas activer et détecter facilement les chevaux de Troie matériels lors des tests de circuit. La deuxième proposition de DfTr facilite les méthodes de détection de chevaux de Troie basés sur l’analyse de retard de chemin. Comme le retard des chemins les plus courts varie moins que les plus longs », l’objectif est de générer de faux chemins courts pour des réseaux qui appartiennent uniquement à des chemins longs en réaffectant les éléments de masquage. Nos expériences montrent que cette méthode DfTr augmente la détectabilité des chevaux de Troie dans les circuits modifiés et offre également les avantages des méthodes de masquage. La troisième méthode DfTr a pour objectif de faciliter la détection des chevaux de Troie basés sur une analyse de puissance. Dans un circuit masqué par le procédé proposé, on a plus de contrôle sur l'activité de commutation des différentes parties du circuit. Par exemple, on peut cibler une partie du circuit, augmenter son activité de commutation et simultanément réduire l’activité de commutation des autres parties; Par conséquent, si la pièce cible inclut un cheval de Troie matériel, son activité de commutation et donc sa consommation d'énergie augmentent, bien que la consommation totale d'énergie du circuit diminue en raison des faibles taux d'activité de commutation dans la plupart des parties du circuit. Lorsque le circuit consomme moins d'énergie, le bruit de la mesure de puissance s'atténue. Le bruit peut perturber l’observation des effets des chevaux de Troie sur la consommation électrique des circuits infectés par les chevaux de Troie.De plus, dans cette thèse, nous présentons un outil de CAO capable d’exécuter divers algorithmes de masquage sur des listes de réseau au niveau de la porte. L'outil peut également effectuer une simulation logique et estimer la surface de circuit, la consommation d'énergie et les performances au niveau de la porte
The ever-increasing complexity of integrated circuits (ICs) design and manufacturing has necessitated the employment of third parties such as design-houses, intellectual property (IP) providers and fabrication foundries to accelerate and economize the development process. The separation of these parties results in some security threats. Untrustworthy fabrication foundries are suspected of three security threats: hardware Trojans, IP piracy, and IC overproduction. Hardware Trojans are malicious circuitry alterations in IC layouts intended for sabotage objectives.Some IC design modifications, known as Design-for-Trust (DfTr) have been proposed to facilitate Trojan detection methods or prevent Trojan insertion. In addition, key-based modifications, known as design masking or obfuscation, have been proposed to protect IPs/ICs from IP piracy and IC overproduction. They obscure circuits’ functionality by modifying circuits such that they do not correctly work without being fed with a correct key.In this thesis, we propose three DfTr methods based on leveraging the masking approach to hinder Trojan insertion. The first proposed DfTr method aims to maximize obscurity and simultaneously minimize the rare signal counts in circuits under masking. Rare signals barely have transitions during circuit operations and so the use of them causes hardware Trojans will not be easily activated and detected during circuit tests. The second proposed DfTr facilitates path delay analysis-based Trojan detection methods. Since the delay of shorter paths varies less than longer ones’, the objective is to generate fake short paths for nets which only belong to long paths by repurposing the masking elements. Our experiments show that this DfTr method increases the Trojan detectability in modified circuits and also provides the advantages of masking methods. The aim of the third DfTr method is to facilitate power-analysis-based Trojan detection. In a masked circuit by the proposed method, one has more control over the switching activity of the different circuit parts. For instance, one can target one part of the circuit, increase its switching activity, and simultaneously decrease the other parts’ switching activity; consequently, if the target part includes an hardware Trojan, its switching activity and so power consumption rises, although the total power consumption of the circuit goes down due to low switching activity rates in most parts of the circuit. When the circuit consumes less power, the power measurement noise abates. The noise can disturb to observe Trojans’ effects on the power consumption of Trojan-infected circuits.In addition, in this thesis, we introduce a CAD tool that can run various masking algorithms on gate-level netlists. The tool can also perform logic simulation and estimate circuit area, power consumption, and performance at the gate level

Le travail décrit dans cette thèse porte sur une nouvelle méthodologie de caractérisation des circuits sécurisés basée sur une rétro-conception matérielle partielle : d’une part afin d’améliorer l’injection de fautes laser, d’autre part afin de détecter la présence de Chevaux de Troie Matériels (CTMs). Notre approche est dite partielle car elle est basée sur une seule couche matérielle du composant et car elle ne vise pas à recréer une description schématique ou fonctionnelle de l’ensemble du circuit.Une méthodologie invasive de rétro-conception partielle bas coût, rapide et efficace est proposée. Elle permet d’obtenir une image globale du circuit où seule l’implémentation des caissons des transistors est visible. La mise en œuvre de cette méthodologie est appliquée sur différents circuits sécurisés. L’image obtenue selon la méthodologie déclinée précédemment est traitée afin de localiser spatialement les portes sensibles, voire critiques en matière de sécurité. Une fois ces portes sensibles identifiées, nous caractérisons l’effet du laser sur différentes parties de ces cellules de bases et nous montrons qu’il est possible de contrôler à l’aide d’injections de fautes laser la valeur contenue dans ces portes. Cette technique est inédite car elle valide le modèle de fautes sur une porte complexe en technologie 90 nm. Pour finir une méthode de détection de CTMs est proposée avec le traitement de l’image issue de la rétro-conception partielle. Nous mettons en évidence l’ajout de portes non répertoriées avec l’application sur un couple de circuits. La méthode permet donc de détecter, à moindre coût, de manière rapide et efficace la présence de CTMs
The work described in this thesis covers an integrated circuit characterization methodology based on a partial hardware reverse engineering. On one hand in order to improve integrated circuit security characterization, on the other hand in order to detect the presence of Hardware Trojans. Our approach is said partial as it is only based on a single hardware layer of the component and also because it does not aim to recreate a schematic or functional description of the whole circuit. A low cost, fast and efficient reverse engineering methodology is proposed. The latter enables to get a global image of the circuit where only transistor's active regions are visible. It thus allows localizing every standard cell. The implementation of this methodology is applied over different secure devices. The obtained image according to the methodology declined earlier is processed in order to spatially localize sensible standard cells, nay critical in terms of security. Once these cells identified, we characterize the laser effect over different location of these standard cells and we show the possibility with the help of laser fault injection the value they contain. The technique is novel as it validates the fault model over a complex gate in 90nm technology node.Finally, a Hardware Trojan detection method is proposed using the partial reverse engineering output. We highlight the addition of few non listed cells with the application on a couple of circuits. The method implementation therefore permits to detect, without full reverse-engineering (and so cheaply), quickly and efficiently the presence of Hardware Trojans

La mondialisation et la déverticalisation des métiers du semi-conducteur a mené cette industrie à sous-traiter certaines étapes de conception et souvent la totalité de la fabrication. Au cours de ces étapes, les circuits intégrés (CIs) sont vulnérables à des altérations malignes : les chevaux de Troie matériels (HTs). Dans les applications sécuritaires, il est important de garantir que les circuits intégrés utilisés ne soient pas altérés par de tels dispositifs. Afin d'offrir un niveau de confiance élevé dans ces circuits, il est nécessaire de développer de nouvelles techniques de test pour détecter les HTs, aussi légers et furtifs soient-ils. Cette thèse étudie les menaces et propose deux approches originales de test post-fabrication pour détecter des HTs implantés après synthèse. La première technique exploite des capteurs de courant incorporés au substrat (BBICS), originalement conçus pour identifier les défauts transitoires dans les CIs. Dans notre cas, ils fournissent une signature numérique obtenue par analyse statistique permettant de détecter tout éventuel HT, même au niveau dopant. La deuxième proposition est une méthode non intrusive pour détecter les HTs dans les circuits asynchrones. Cette technique utilise la plateforme de test du circuit et ne requiert aucun matériel supplémentaire. Elle permet la détection de HTs dont la surface est inférieure à 1% de celle du circuit. Les méthodes et les techniques-,- mises au point dans cette thèse-,- contribuent donc à réduire la vulnérabilité des CIs aux HTs soit par adjonction d'un capteur (BBICS), soit en exploitant les mécanismes de test s'il s'agit de circuits asynchrones
The world globalization has led the semiconductor industry to outsource design and fabrication phases, making integrated circuits (ICs) potentially more vulnerable to malicious modifications at design or fabrication time: the hardware Trojans (HTs). New efficient testing techniques are thus required to disclose potential slight and stealth HTs, and to ensure trusted devices. This thesis studies possible threats and proposes two new post-silicon testing techniques able to detect HTs implanted after the generation of the IC netlist. The first proposed technique exploits bulk built-in current sensors (BBICS) -- which are originally designed to identify transient faults in ICs -- by using them as testing mechanisms that provide statistically-comparable digital signatures of the devices under test. With only 16 IC samples, the testing technique can detect dopant-level Trojans of zero-area overhead. The second proposition is a non-intrusive technique for detection of gate-level HTs in asynchronous circuits. With this technique, neither additional hardware nor alterations on the original test set-up are required to detect Trojans smaller than 1% of the original circuit. The studies and techniques devised in this thesis contribute to reduce the IC vulnerability to HT, reusing testing mechanisms and keeping security features of original devices

Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGA
Due to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards

Pour réduire le coût des Circuits Intégrés (CIs), les entreprises de conception se tournent de plus en plus vers des fonderies basées dans des pays à faible coût de production (outsourcing). Cela a pour effet d’augmenter les menaces sur les circuits. En effet, pendant la fabrication,le CI peut être altéré avec l’insertion d’un circuit malicieux, appelé cheval de Troie Matériel (CTM). Ceci amène les vendeurs de CI à protéger leurs produits d’une potentielle insertion d’un CTM, mais également, d’en assurer l’authenticité après fabrication (pendant la phase de test).Cependant, les CTMs étant furtifs par nature, il est très difficile, voire impossible de les détecter avec les méthodes de test conventionnel, et encore moins avec des vecteurs de test aléatoires. C’est pourquoi nous proposons dans le cadre de cette thèse, des méthodes permettant de détecter et de prévenir l’insertion de CTM dans les CIs pendant leur fabrication.Ces méthodes utilisent des approches orientées test logique pour la détection de CTM aussi bien en phase de test (après fabrication du CI) qu’en fonctionnement normal (run-time).De plus, nous proposons des méthodes de prévention qui elles aussi s’appuient sur des principes de test logique pour rendre difficile, voire impossible l’insertion de CTM aussi bien au niveau netlist qu’au niveau layout
In order to reduce the production costs of integrated circuits (ICs), outsourcing the fabrication process has become a major trend in the Integrated Circuits (ICs) industry. As an inevitable unwanted side effect, this outsourcing business model increases threats to hardware products. This process raises the issue of un-trusted foundries in which, circuit descriptions can be manipulated with the aim to possibly insert malicious circuitry or alterations, referred to as Hardware Trojan Horses (HTHs). This motivates semiconductor industries and researchers to study and investigate solutions for detecting during testing and prevent during fabrication, HTH insertion.However, considering the stealthy nature of HTs, it is quite impossible to detect them with conventional testing or even with random patterns. This motivates us to make some contributions in this thesis by proposing solutions to detect and prevent HTH after fabrication (during testing).The proposed methods help to detect HTH as well during testing as during normal mode(run-time), and they are logic testing based.Furthermore, we propose prevention methods, which are also logic testing based, in order tomake harder or quasi impossible the insertion of HTH both in netlist and layout levels

Le XXIe siècle voit la consécration des technologies numériques comme la fin du Moyen Âge a vu celle de l’imprimerie. L’ère numérique ignore désormais toutes les frontières. Elle permet l’accès à la culture et à la connaissance, favorise les échanges entre les personnes. Elle rend possible la constitution d’une économie en ligne et rapproche le citoyen de son administration. Les technologies numériques sont porteuses d’innovation et de croissance, en même temps qu’elles peuvent aider ou accélérer le développement des pays émergents. Mais un certain pessimisme vient tempérer cette approche idéaliste. Tous les progrès génèrent aussi de nouvelles fragilités et vulnérabilités propices aux menaces ou aux risques, car ils aiguisent l’imagination des criminels. La cybercriminalité est désormais une réalité. Elle est d’autant plus dangereuse qu’elle pénètre au sein des familles, là où la délinquance ordinaire n’avait pas accès jusqu’à présent. Dès lors, cette nouvelle forme de criminalité laisse apparaître comme une évidence, l'adaptation du système judiciaire. En effet, face à ces atteintes, il existe bel et bien des lois qui sont d'ores et déjà appliquées à l’Internet. Mais sont-elles réellement efficaces ? Dans le même sens, la coopération interétatique est-elle également suffisante pour lutter efficacement contre la cybercriminalité ? Ainsi, il importe de se demander si dans notre société moderne, le cadre normatif et la coopération institutionnelle tant européenne qu'internationale, sont suffisants et efficaces pour sanctionner les infractions cybercriminelles ?
The twenty-first century sees the consecration of digital technologies just as the end of the Middle-Ages saw the creation of printing.Henceforth, the digital era has no limits. It gives access to culture and knowledge, encourages the exchanges between people.It allows the constitution of an economy online and brings citizens closer to their adminitration. Digital technologies generate innovation and growth, and can help or accelerate the development of the emergent countries as well. But a certain pessimism moderates this idealistic approach.All these advances also generate new fragilities and vulnerabilities propicious to threats or risks, as they stimulate the criminals' imagination.Now , cybercriminality has become reality.It is all the more dangerous as it penetrates within families , where ordinary delinquency didn't exist until now. From now on, this new kind of criminality made it obvious that the judicial system had to be adapted. Indeed , faced with these violations , there are of course laws that are applied here and now to the Internet.But , are they really efficient? In the same way, is the intersate cooperation also sufficient to fight against cybercriminality? So , it is important to wonder whether , in our modern society , the legislative framework and the institutional cooperation , both european and international , are sufficient and efficient to penalize the cybercriminal offences

La généralisation des circuits intégrés et plus généralement de l'électronique à tous les secteurs d'activité humaine, nécessite d'assurer la sécurité d'un certain nombre de systèmes critiques (militaire, finance, santé, etc). Aujourd'hui, l'intégrité de ces systèmes repose sur un éventail d'attaques connues, pour lesquelles des contremesures ont été développées.Ainsi, la recherche de nouvelles attaques contribue fortement à la sécurisation des circuits électroniques. La complexité toujours croissante des circuits, permise par les progrès dans les technologies silicium, a pour conséquence l'apparition de circuits occupant de plus en plus de surface. La retro-ingénierie est donc une étape souvent obligatoire menée en amont d'une attaque afin de localiser les périphériques et autres régions d'intérêts au sein du circuit visé. Dans cet objectif, l'étude présenté dans ce document propose de nouvelles méthodes d'imagerie infrarouge. En particulier, il est démontré que l'analyse statistique des mesures infrarouge permet d'automatiser la localisation des régions électriquement active d'un circuit. Aussi, une nouvelle méthode de comparaison statistique d'image infrarouge est proposée. Enfin, ces résultats sont acquis au moyen d'une plateforme de mesure faible cout, permettant de détecter toute activité électrique possédant une consommation supérieure à 200µW
The generalization of integrated circuits and more generally electronics to everyday life systems (military, finance, health, etc) rises the question about their security. Today, the integrity of such circuits relies on a large panel of known attacks for which countermeasures have been developed. Hence, the search of new vulnerabilities represents one of the largest contribution to hardware security. The always rising complexity of dies leads to larger silicon surfaces.Circuit imaging is therefore a popular step among the hardware security community in order to identify regions of interest within the die. In this objective, the work presented here proposes new methodologies for infrared circuit imaging. In particular, it is demonstrated that statistical measurement analysis can be performed for automated localization of active areas in an integrated circuit.Also, a new methodology allowing efficient statistical infrared image comparison is proposed. Finally, all results are acquired using a cost efficient infrared measurement platform that allows the investigation of weak electrical source, detecting power consumption as low as 200 µW

La mondialisation croissante de la chaîne d'approvisionnement des semi-conducteurs, ainsi que la complexité et la diversité croissantes des flux de conception de matériel, ont entraîné une recrudescence des menaces de sécurité : risques de vol et de revente de propriété intellectuelle, de rétro-ingénierie et d'insertion de code malveillant sous la forme de chevaux de Troie pendant la fabrication et au moment de la conception ont fait l'objet d'une recherche croissante ces dernières années. Cependant, les menaces lors de la synthèse de haut niveau (HLS), où une description algorithmique est transformée en une implémentation matérielle de niveau inférieur, n'ont été envisagées que récemment, et peu de solutions ont été proposées jusqu'à présent. Dans cette thèse, nous nous concentrons sur la sécurisation des conceptions lors de la synthèse comportementale à l'aide d'un outil HLS basé sur le cloud ou interne, mais non fiable. Nous introduisons une nouvelle méthode de protection au moment de la conception appelée offuscation, où le code source de haut niveau est obscurci à l'aide de techniques basées sur des clés, et désobscurci après HLS au niveau du transfert de registre. Cette méthode en deux étapes garantit une fonctionnalité de conception correcte et une faible surcharge de conception. Nous proposons trois façons d'intégrer l'offuscation transitoire dans différents mécanismes de sécurité. Tout d'abord, nous montrons comment il peut être utilisé pour empêcher le vol de propriété intellectuelle et la réutilisation illégale dans un scénario HLS basé sur le cloud. Ensuite, nous étendons ce travail au filigranes numériques, en exploitant les effets secondaires de l'offuscation transitoire sur les outils HLS pour identifier les conceptions volées. Enfin, nous montrons comment cette méthode peut également être utilisée contre les chevaux de Troie matériels, à la fois en empêchant l'insertion et en facilitant la détection
The growing globalization of the semiconductor supply chain, as well as the increasing complexity and diversity of hardware design flows, have lead to a surge in security threats: risks of intellectual property theft and reselling, reverse-engineering and malicious code insertion in the form of hardware Trojans during manufacturing and at design time have been a growing research focus in the past years. However, threats during highlevel synthesis (HLS), where an algorithmic description is transformed into a lower level hardware implementation, have only recently been considered, and few solutions have been given so far. In this thesis, we focus on how to secure designs during behavioral synthesis using either a cloud-based or an internal but untrusted HLS tool. We introduce a novel design time protection method called transient obfuscation, where the high-level source code is obfuscated using key-based techniques, and deobfuscated after HLS at register-transfer level. This two-step method ensures correct design functionality and low design overhead. We propose three ways to integrate transient obfuscation in different security mechanisms. First, we show how it can be used to prevent intellectual property theft and illegal reuse in a cloud-based HLS scenario. Then, we extend this work to watermarking, by exploiting the side-effects of transient obfuscation on HLS tools to identify stolen designs. Finally, we show how this method can also be used against hardware Trojans, both by preventing insertion and by facilitating detection

L'exportation et la mutualisation des industries de fabrication des circuits intégrés impliquent de nombreuses interrogations concernant l'intégrité des circuits fabriqués. On se retrouve alors confronté au problème d'insertion d'une fonctionnalité dissimulée pouvant agir de façon cachée : on parle de Cheval de Troie Matériel (CTM). En raison de la complexité d'un circuit intégré, repérer ce genre de modification se révèle particulièrement difficile. Le travail proposé dans ce manuscrit s'oriente vers une technique de détection non destructrice de CTM. L’approche consiste à utiliser les temps de calculs internes du système étudié comme canal permettant de détecter des CTM. Dans ces travaux, un modèle décrivant les temps de calcul est défini. Il prend notamment en compte deux paramètres importants que sont les conditions expérimentales et les variations de procédés.Des attaques en faute par glitchs d’horloge basée sur la violation de contraintes temporelles permettent de mesurer des temps de calcul internes. Des cartes fiables sont utilisées pour servir de référence. Après avoir validé la pertinence de ce canal d’étude concernant l’obtention d’informations sur le comportement interne du circuit cible, on procède à des détections expérimentales de CTM insérés à deux niveaux d’abstraction (niveau RTL et après l'étape de placement/routage). Des traitements avec prise en compte des variations de procédés permettent d'identifier si les cartes testées sont infectées par un CTM
The globalization of integrated circuits fabrication involves several questions about the integrity of the fabricated circuits. Malicious modifications called Hardware Trojans (HT) can be introduced during the circuit production process. Due to the complexity of an integrated circuit, it is really difficult to find this kind of alterations.This work focuses on a non-destructive method of HT detection. We use the paths delays of the studied design as a channel to detect HT. A model to describe paths delays is defined. It takes into account two important parameters which are the experimental conditions and the process variations.Faults attacks by clock glitches based on timing constraints violations have been performed to measure data paths delays. Reliable circuits are used for reference. After validating the relevance of this channel to get information on the internal behavior of the targeted design, experimental detections of HT inserted on two different abstraction levels (RTL and after place and route) were achieved. Process variations are taken into consideration in the studies to detect if the tested circuits are infected

La thèse étudie la sécurité de la technologie ARM TrustZone dans le cadre des SoCs complexes hétérogènes. La thèse présente des attaques matérielles qui touchent des éléments de l’architecture des SoCs et elle présente aussi des stratégies de contremesure
The thesis studies the security of the ARM TrustZone technology in the context of complex heterogeneous SoCs. The thesis presents hardware attacks that affect elements of the SoCs architecture and it also presents countermeasure strategies