Dissertations / Theses: 'Analyse des circuits'

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Melcher, Elmar. "Analyse temporelle de circuits combinatoires /." Paris : Ecole nationale supérieure des télécommunications, 1993. http://catalogue.bnf.fr/ark:/12148/cb355884954.

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Ondo, Ossa Albert. "Analyse des circuits financiers au Gabon." Nancy 2, 1985. http://www.theses.fr/1985NAN20005.

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BENBOUDJEMA, KAMEL. "Analyse symbolique des circuits micro-ondes." Paris 6, 1995. http://www.theses.fr/1995PA066524.

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Abstract:

Le present travail consiste a utiliser l'analyse symbolique pour simuler des circuits micro-ondes. Nous avons apporte des ameliorations a la methode d'interpolation polynomiale complexe, afin qu'elle puisse etre utilisee pour: - simuler des circuits comportant aussi bien des elements a constantes localisees (r, l, c, g, g#m, a. O. ,) que ceux a constantes distribuees (ligne homogene, ligne micro-ruban). De meme que les sources controlees (scct, stcc,) dont le coefficient de controle est complexe. - determiner les performances (gain en tension, gain en courant, coefficient de reflexion a l'entree, parametres de repartition,) de n'importe quel circuit lineaire, sous une forme completement symbolique (fonction analytique dependant de tous les elements du circuit et de la frequence complexe p) nous avons developpe le logiciel sysmic, base sur la methode d'interpolation polynomiale complexe amelioree, pour calculer la sensibilite absolue par rapport a la frequence et la sensibilite normalisee par rapport a un element du circuit. Ensuite, nous avons implante le modele petit signal de mesfet propose par scheinberg, dans le logiciel sysmic. Celui-ci comprend une routine d'optimisation. Il permet de predire les parametres s#i#j du mesfet, pour plusieurs points de polarisation. Enfin, nous avons propose une methode d'extraction des elements du schema equivalents petit signal du transistor a effet de champ, basee sur l'analyse symbolique et qui utilise le concept de transistor chaud et froid

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Ordas, Thomas. "Analyse des émissions électromagnétiques des circuits intégrés." Thesis, Montpellier 2, 2010. http://www.theses.fr/2010MON20001.

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Abstract:

Dans le domaine de la sécurisation des circuits intégrés, tel que les cartes à puce, les concepteurs de circuits sont contraints à innover, inlassablement, afin de trouver de nouvelles parades aux nouvelles attaques, notamment par canaux cachés. En effet, ces attaques, comme l'analyse des émissions électromagnétiques, permettent d'extraire des informations, contenues à l'intérieur des circuits, sensées être secrètes. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'étude et l'analyse électromagnétique et ce afin de quantifier les possibilités de ces attaques. Ce manuscrit est organisé de la manière qui suit. Dans un premier temps, une plateforme de mesures des émissions électromagnétiques temporelles, que nous avons développées, est présentée, ainsi que des résultats qui ont été obtenus, avec celle-ci, sur différents circuits. A partir de ces résultats, une synthèse des possibilités, relatives à la menace sécuritaire que constituent les analyses électromagnétiques est proposée ainsi que, des propositions de solutions, visant à réduire le rayonnement électromagnétique des circuits intégrés. Dans un second temps, nous nous sommes intéressés aux méthodes de simulation de ces émissions électromagnétiques. Un état de l'art, des outils de simulation existants aujourd'hui, nous a permis de mettre en évidence qu'aucun d'eux ne permet d'avoir une résolution suffisamment fine en termes d'émissions électromagnétiques. Afin de combler ce manque, un flot de simulation a été développé. Pour valider ce flot, une comparaison entre les résultats de mesure et les résultats de simulation a été effectuée
In the area of secure integrated circuits, such as smart cards, circuit designers are always looking to innovate to find new countermeasures against attacks by the various side channels that exist today. Indeed, side channels attacks such as the analysis of electromagnetic emissions permit to extract secret information contained in circuits. Based on this observation, in this thesis, we focused on the study of electromagnetic analysis to observe the analysis possibilities. This manuscript is organized as follows. Initially, we presented a measurement system for electromagnetic emissions in time domain, and the results obtained on different circuits. From these results, a summary of opportunities, relating to the security threat, posed by electromagnetic analysis, is proposed as well as solutions proposals to reduce electromagnetic radiations of integrated circuits. In a second step, we are interested in the simulation of electromagnetic emissions. A state of the art of simulation tools which exist today, has allowed us to demonstrate that none of them allowed to have a fine enough resolution in terms of electromagnetic emissions. To fill this gap, a simulation tool has been developed and to validate this flow, a comparison between measurement results and simulation results was performed

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Romefort, Dominique Villedieu. "Analyse statistique des circuits intégrès : caractérisation des modèles." Toulouse 3, 1990. http://www.theses.fr/1990TOU30087.

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Abstract:

Le travail presente porte sur l'analyse statistique des circuits integres (c. I. ) et plus particulierement sur la caracterisation des modeles statistiques, ceux-ci n'etant pas disponibles pour les composants des c. I. La caracterisation d'un modele statistique peut etre realisee a partir de la connaissance des parametres physiques directement issus du processus de fabrication, mais cette approche est limitee aux fabricants qui seuls disposent des informations necessaires. Une autre voie consiste a utiliser la mesure des performances sur un lot de composants: la methode proposee ici consiste alors a ajuster le modele sur chaque composant individuel; on obtient ainsi une base de parametres du modele, a partir de laquelle on determine la valeur moyenne et l'ecart-type de chaque parametre variable. Cette methode est principalement basee sur une optimisation parametrique, dont la solution peut dependre etroitement des algorithmes, des calculateurs et des valeurs de depart ainsi que de la qualite de la base de mesures et de l'adequation du modele. Les experimentations realisees ont montre la difficulte a obtenir un modele statistique fiable, liee aux differents points critiques cites ci-dessus, l'une des contraintes fondamentales etant de garantir l'univocite entre les mesures et les parametres du modele. Un protocole de caracterisation complet et original a ete elabore; il garantit la validite d'un modele representatif si toutes les etapes en sont franchies avec succes, et permet de tirer des conclusions objectives en cas d'insuffisance sur un des points critiques

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Dehbaoui, Amine. "Analyse Sécuritaire des Émanations Électromagnétiques des Circuits Intégrés." Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20020.

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Abstract:

Le développement de la société de l'information et de la monnaie virtuelle, a soulevé de nouveaux problèmes aux communautés de la sécurité et du circuit intégré, faisant devenir la cryptologie un outil incontournable permettant de répondre aux exigences sécuritaires telles que l'identification, l'authentification ou la confidentialité. L'intégration des primitives cryptographiques dans différents dispositifs électroniques est largement répandue aujourd'hui dans le domaine des communications, des services financiers, des services gouvernementaux ou de la PayTV. Au premier rang de ces dispositifs, figure la carte à puce. D'après un rapport publié en août 2010, IMS Research prévoit que le marché de la carte à puce atteindra les 5.8 milliards d'unités vendues en fin d'année. La grande majorité est utilisée dans les télécommunications (carte SIM) et les services bancaires. La carte à puce incorpore un circuit intégré qui peut être, soit un processeur dédié aux calculs cryptographiques, soit seulement de la mémoire non-volatile ou les deux. Ces circuits intégrés manipulent et contiennent donc des secrets comme les clefs secrètes ou privées utilisées par les algorithmes de cryptographie symétriques ou asymétriques. Ces clefs doivent donc, rester absolument confidentielles et intègres afin de garantir la chaîne de sécurité. Par conséquent la robustesse des cartes à puces aux attaques cryptographiques est cruciale. En effet, les attaques sur les circuits intégrés sont aujourd'hui très performantes. Elles peuvent être classées selon trois grandes familles : invasives, semi-invasives et non-invasives. 1- Les attaques invasives sont des attaques menées en général par des experts et requièrent du matériel spécifique. 2- Les attaques semi-invasives, famille d'attaques récemment introduite par l'équipe de Ross Anderson, dont le principe est de décapsuler le package contenant le circuit, afin de se positionner le plus proche possible de la surface, sans pour autant en détériorer les fonctionnalités. 3- Les attaques non-invasives ne nécessitent aucune préparation préalable du dispositif soumis aux attaques. Elles consistent à espionner les phénomènes physiques engendrés par la manipulation des données et notamment les clefs secrètes. Les attaques non-invasives peuvent être considérées comme les plus dangereuses, dans la mesure où ce type d'attaque peut être réalisé sans contact avec le circuit. En effet, pendant l'utilisation d'appareils électroniques, les circuits qui les composent sont soumis à des variations de courant et de tension. Ces variations génèrent des ondes électromagnétiques qui se propagent dans le voisinage du circuit. Ces émanations présentent une corrélation avec des informations censées être stockées dans la puce de façon sécurisée (exemple: la clef secrète d'une carte bancaire utilisée pour l'authentification). Plusieurs attaques dites par canaux auxiliaires, et basées sur ces fuites électromagnétiques ont été publiées par la communauté scientifique ces dernières années. Cette thèse a pour objectifs: (a) comprendre les différentes sources des émanations électromagnétiques des circuits intégrés, et de proposer un flot d'attaque électromagnétique localisée et en champ proche afin de tester la robustesse d'un circuit cryptographique contre les attaques et analyses utilisant le canal électromagnétique, et (b) proposer des contre-mesures afin de contrecarrer ces attaques par analyse de champ électromagnétique. Afin d'atteindre ces objectifs, nous présentons, dans un premier temps, une technique efficace nommée WGMSI (Weighted Global Magnitude Squared Incoherence) pour localiser les positions, au-dessus du circuit cryptographique, qui génèrent les émanations électromagnétiques les plus dépendantes des données secrètes. Dans un deuxième temps la WGMSI est utilisée aussi pour améliorer la stabilité et la convergence des différentes attaques électromagnétiques proposées dans la littérature. La suite de la thèse décrit les différentes contre-mesures aux attaques par canaux auxiliaires. En effet, face à ces techniques d'attaques évoluées, il est primordial, de rendre les fonctions cryptographiques implantées dans les circuits intégrés pour la sécurité (confidentialité, authentification, intégrité ... ), inattaquables en un temps raisonnable et ceci même en manipulant des sous-clefs dans des chiffrements par blocs. Pour cela, on se focalisera principalement aux contre-mesures basées sur des logiques différentielles et dynamiques. Ces contre-mesures sont dites par conception, puisqu'elles se situent au niveau des portes logiques qui sont considérées comme les éléments de base pour la conception d'un circuit intégré. Ceci permet une certaine indépendance des algorithmes cryptographiques vis à vis de l'architecture ou de la technologie considérées. Parmi les différentes logiques différentielles et dynamiques, on s'intéressera plus spécifiquement à la logique STTL (Secure Triple Track logic) qui peut être considérée comme une amélioration de la logique double rail, dans la mesure où un troisième rail est ajouté afin de contrecarrer la faiblesse principale de la logique double rail, à savoir l'évaluation anticipée. Enfin, nous présenterons un flot d'implémentation sur FPGA de la logique STTL prouvée robuste aux attaques par analyse de courant, et nous implémenterons un prototype de DES STTL afin de tester sa robustesse aux attaques électromagnétiques localisées en champ proche
The integration of cryptographic primitives in different electronic devices is widely used today incommunications, financial services, government services or PayTV.Foremost among these devices include the smart card. According to a report published in August 2010, IMS Research forecasts that the smart card market will reach 5.8 billion units sold in this year. The vast majority is used in telecommunications (SIM) and banking.The smart card incorporates an integrated circuit which can be a dedicated processor for cryptographic calculations. Therefore, these integrated circuits contain secrets such as secret or private keys used by the symmetric or asymmetric cryptographic algorithms. These keys must remain absolutely confidential to ensure the safety chain.Therefore the robustness of smart cards against attacks is crucial. These attacks can be classifiedinto three main categories: invasive, semi-invasive and non-invasive.Non-invasive attacks can be considered the most dangerous, since this kind of attack can be achieved without any contact with the circuit.Indeed, while using electronic circuits that compose them are subjected to variations in current and voltage. These variations generate an electromagnetic radiation propagating in the vicinity of the circuit.These radiations are correlated with secret information (eg a secret key used for authentication). Several attacks based on these leakages were published by the scientific community.This thesis aims to: (a) understand the different sources of electromagnetic emanations of integrated circuits, and propose a localized near field attack to test the robustness of a cryptographic circuit and (b) propose counter-measures to these attacks

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Laurent, Jacques. "Projet ACIME analyse des circuits intégrés par microscopie électronique /." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00311762.

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KALFANE, ANISHA. "Analyse de la sensibilite technologique des circuits integres gaas." Université Louis Pasteur (Strasbourg) (1971-2008), 1993. http://www.theses.fr/1993STR13215.

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Abstract:

Le but de ce travail vise a mettre au point une methodologie d'analyse de la sensibilite d'une filiere de circuits integres en arseniure de gallium, aux differents materiaux et aux parametres technologiques en vue de determiner les choix propres a l'amelioration des rendements. L'analyse de sensibilite, souvent denommee analyse parametrique, permet de quantifier les effets des principaux parametres technologiques. La premiere partie decrit la technologie utilisee. Pour effectuer une analyse de sensibilite, il faut faire le choix des parametres. La seconde partie justifie nos differents choix. Les parametres technologiques (parametres entrants) sont selectionnes sur la base de l'experience des technologues, completes par les parametres proposes par le logiciel gates (gallium arsenide transistors engineering mode s). Le choix des parametres electriques (parametres sortants) est effectue a l'aide d'une analyse statistique en composantes principales. La troisieme partie decrit le logiciel de simulation gates. Dans la derniere partie, la sensibilite est determinee experimentalement a l'aide de trois plans d'experiences. Cette etude hierarchise les parametres technologiques qualitativement a l'aide d'un modele et de l'experimentation. L'analyse des resultats nous a permis de deceler les parametres critiques: le recess, l'epaisseur du nitrure d'encapsulation, la dose d'implantation de la couche active et la dose de beryllium

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Rebaï, Mohamed Mehdi. "Analyse des circuits intégrés par laser en mode sonde." Thesis, Bordeaux, 2014. http://www.theses.fr/2014BORD0362/document.

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Abstract:

Les travaux de recherche présentés dans ce manuscrit de thèse ont pour principal objectif d’aider à comprendre les différents mécanismes et phénomènes qui interviennent lors de l’interaction d’un laser avec un semiconducteur dans une analyse de circuits intégrés submicroniques. Le but étant de maitriser et améliorer les techniques d’analyse par laser en mode sonde. La miniaturisation et la densification des composants électroniques fait que les techniques d’analyse par laser atteignent leurs limites. Connaitre l’impact des différents paramètres physiques, optiques et électriques sur une analyse sonde est un facteur clé pour pouvoir améliorer la compréhension des signaux sonde mesuré. Ces travaux montrent également l’effet non négligeable de la température sur les techniques d’analyse par laser en mode sonde
The main objective of the presented research work in this PhD thesis is to help to understand the different mechanisms and phenomena involved in the interaction of a laser with a semiconductor in the analysis of a submicron integrated circuit. The aim is to master and improve the Electro Optical Probing techniques. Miniaturization and densification of electronic components lead the failure analysis techniques using Laser to their limits. Knowing the impact of different physical, optical and electrical parameters on a probing analysis is a key to improve the understanding the measured EOP signals. These studies also show the significant effect of temperature on the EOP techniques

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Yahya, Eslam. "Modélisation, analyse et optimisation des performances des circuits asynchrones multi-protocoles." Grenoble INPG, 2009. http://www.theses.fr/2009INPG0145.

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Abstract:

Les circuits asynchrones suscitent de nombreux intérêts à bien des égards. Cependant la modélisation, l'analyse et l'optimisation des circuits asynchrones constituent des pierres d'achoppement à la diffusion de cette technologie sur un plan commercial. Ce travail vise le développement de modèles de circuits asynchrones capables de retranscrire efficacement les protocoles « poignée de main ». Sur la base de ces modèles, une technique d'analyse rapide et précise des circuits a été développée. Cette technique offre un support complet pour l'analyse de délais statistiquement variables et pour différentes structures de circuit (linéaire / non linéaire, sans / avec condition). Elle permet de réaliser des analyses statiques de timing, de consommation électrique et des effets des variabilités sur les circuits asynchrones. En sus de ces méthodes de modélisation et d'analyse, une technique d'optimisation a été développée. Cette technique d'optimisation est basée sur une réduction du nombre de registres asynchrones à un nombre minimal capable de satisfaire les contraintes de performance. L'utilisation des méthodes proposées a permis l'étude de différents protocoles asynchrones et de leurs impacts sur la vitesse, la consommation et la variabilité des procédés de fabrication. Les méthodes proposées ont été validées grâce à un jeu d'outils logiciels écrits en C + +, Java et Matlab. Ces outils se sont avérés rapides, efficaces et dotés d'une très bonne précision de calcul
Asynchronous circuits show potential interest from many aspects. However modeling, analysis and optimization of asynchronous circuits are stumbling blocks to spread this technology on commercial level. This thesis concerns the development of asynchronous circuit modeling method which is based on analytical models for the underlying handshaking protocols. Based on this modeling method, a fast and accurate circuit analysis method is developed. This analysis provides a full support for statistically variable delays and is able to analyze different circuit structures (Linear/Nonlinear, Unconditional/Conditional). In addition, it enables the implementation of timing analysis, power analysis and process-effect analysis for asynchronous circuits. On top of these modeling and analysis methods, an optimization technique has been developed. This optimization technique is based on selecting the minimum number of asynchronous registers required for satisfying the performance constraints. By using the proposed methods, the asynchronous handshaking protocol effect on speed, power consumption distribution and effect of process variability is studied. For validating the proposed methods, a group of tools is implemented using C++, Java and Matlab. These tools show high efficiency, high accuracy and fast time response

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Ouchet, Florent. "Analyse et amélioration de la robustesse des circuits asynchrones QDI." Phd thesis, Université de Grenoble, 2011. http://tel.archives-ouvertes.fr/tel-00680544.

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Abstract:

La conception de circuits intégrés asynchrones, notamment de circuits QDI (Quasi-Delay Insensitive), offrent la possibilité de disposer de circuits très robustes aux conditions environnementales (tension, température) ainsi qu'aux variations des procédés de fabrication. Ces bonnes propriétés sont dues à une conception ne comportant pas d'hypothèses temporelles à l'exception de la fourche isochrone --hypothèse finalement très faible. Ainsi, une variation de la tension se traduit par une réduction de la vitesse de fonctionnement sans pour autant altérer la fonctionnalité du circuit. Cette thèse étudie la robustesse des circuits asynchrones dans des environnements de fonctionnement très sévères susceptibles de mettre en défaut la correction fonctionnelle des circuits asynchrones QDI. Cette situation se présente par exemple quand les transitions des signaux sur les portes deviennent très lentes. Cette situation exceptionnelle peut-être directement provoquée par un environnement agressif (émission électromagnétique, particules à haute énergie, ...) ou par les effets du vieillissement du circuit intégré. Dans un contexte où le circuit est employé à des fins sécuritaires telles que les applications aéronautiques, spatiales ou médicales, il s'avère nécessaire de quantifier les limites de fonctionnement des circuits asynchrones et de trouver des moyens pour améliorer leur robustesse. Ce manuscrit propose une étude complète du comportement des circuits asynchrones et propose des techniques de conception pour en améliorer la robustesse. Les résultats obtenus ont été validés sur des technologies CMOS avancées de ST Microelectronics par des simulations analogiques d'une part, et avec l'aide d'un outil de preuve formelle développé à l'Université British Columbia au Canada d'autre part.

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Renaud, Nicolas. "Calculateurs quantiques hamiltoniens : vers une analyse symbolique des circuits quantiques." Toulouse 3, 2009. http://thesesups.ups-tlse.fr/669/.

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Abstract:

La constante miniaturisation des transistors, éléments de base de l'électronique moderne, nous force à envisager le cas limite ou ces éléments ne seront constitués que d'une seule molécule ou d'un seul atome. Ne pouvant pas aller plus loin dans la miniaturisation, une solution doit être trouvée pour continuer d'augmenter la puissance de calcul contenue sur une surface donnée. Une des réponses possibles est de faire réaliser à cette molécule ou plus généralement ce système quantique, une fonction Booléenne complexe. La solution étudiée lors de cette thèse consiste à encoder les données logiques d'entrées dans des paramètres bien définit du Hamiltonien du système. Cet Hamiltonien dirigeant la trajectoire du système, déclenchée par sa préparation dans un état non stationnaire, la valeur des données logiques ont un impact direct sur son comportement dépendant du temps. Elles peuvent ainsi forcer cette trajectoire à atteindre un état cible, ou augmenter ou diminuer la fréquence effective d'oscillation dans une direction donnée de l'espace de Hilbert. Ces deux caractéristiques, la distance et la fréquence, peuvent ainsi être utilisées pour encoder la sortie de la fonction logique. Nous avons mis en évidence des règles d'architecture permettant de construire un système quantique à partir de la table de vérité de la fonction logique que l'on souhaite que le système réalise. Grâce à la relation existant entre la fréquence effective d'oscillation et le coefficient de transmission du système, la sortie de la fonction logique peut être mesurée au travers de l'intensité du courant tunnel parcourant le système. Ces règles d'architecture ont ensuite étés appliquées à des Hamiltoniens modélisant par exemple le réseau pi d'une molécule aromatique fonctionalisée permettant ainsi l'implantation de fonctions logiques dans des systèmes physiques simples. D'autres solutions ont également étés étudiées, comme la structuration d'un mono-feuillet de graphène ou encore la modification d'une surface semi-conductrice passivée. .
The miniaturisation of electronic devices force us to propose solutions to keep increasing computing power of processors when a single transistor will be implemented in a single molecule. We propose here to implement not a simple switch but a complex Boolean function inside a single molecule following the Quantum Hamiltonian Computing (QHC) approach. We present here several methods, based for exemple on the Karnaugh tables or on a symbolic analysis, to implement any Boolean function in a quantum system. We demonstrate the innovative properties of such quantum circuits such as the non-duplication of the logical inputs at several points of the circuit or the parallelisation of any set of logical functions. Based on the symbolic analysis, several experimental set-ups are then proposed to embody such a calculator inside a single molecule inserted in a tunnel junction. One of those set-ups has been realized providing the first experimental proof of the QHC approach feasability

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Chotin, Eric. "Placement automatique de circuits intégrés." Phd thesis, Grenoble INPG, 1992. http://tel.archives-ouvertes.fr/tel-00341773.

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Abstract:

Cette thèse présente l'étude et l'implantation de deux méthodes pour le placement automatique de circuits intégrés. Un circuit intégré peut être considéré comme un ensemble de blocs et une liste d'interconnexions entre ces blocs. Le probleme du placement consiste a disposer les blocs sur la surface hôte en respectant diverses contraintes et en optimisant des critères comme la surface occupée et la longueur totale de connexions. Les méthodes présentées ici sont toutes les deux guidées par l'optimisation de la connectique. La première fait appel a une technique d'analyse de données, l'analyse d'un tableau de proximités. Dans un premier temps, des proximités sont definies entre les blocs de façon a refléter un agencement ideal en fonction de la connectique. L'utilisation de l'atp permet alors d'obtenir une disposition planaire des blocs respectant au mieux les proximités qui ont été définies. L'analyse effectuée fait le point sur les diverses façons de définir les proximités entre les blocs, ainsi que sur les traitements ultérieurs destines a l'obtention d'un placement réalisable. Les qualités et les limitations de cette approche sont ensuite discutées. La seconde methode est connue sous le nom de placement par bipartitionnements successifs. L'ensemble des blocs du circuit et la surface hôte sont ainsi bipartitionnes récursivement jusqu'à ce que l'emplacement de chaque bloc soit déterminé. A partir des algorithmes existants, des heuristiques ont été mises au point afin de permettre la prise en compte de contraintes supplémentaires comme le traitement des plots d'entrées-sorties ou des blocs pré-fixes. L'expérimentation a permis de valider ces heuristiques et de comparer les résultats du placement a ceux fournis par la première methode

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Perret, Étienne Aubert Hervé. "Application de l'approche par changements d'échelle aux circuits planaires hyperfréquences." Toulouse : INP Toulouse, 2005. http://ethesis.inp-toulouse.fr/archive/00000153.

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Berger, Thierry. "Analyse du comportement d'interconnexions damascènes en cuivre testées en électromigrations." Lyon, INSA, 2001. http://www.theses.fr/2001ISAL0009.

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Abstract:

L'augmentation de la vitesse de fonctionnement des circuits intégrés conduit à remplacer les interconnexions en aluminium gravé par des interconnexions en cuivre réalisées à l'aide du procédé damascène. L'électro-migration, transport de matière induit par le passage d'un courant électrique, reste le mode de défaillance qui contrôle la f1abilité de ces nouvelles interconnexions. Cette fiabilité a été étudiée à l'aide de tests peu accélérés sur des dispositifs placés en étuve et de tests fortement accélérés réalisés directement sur les interconnexions. En termes de fiabilité, le gain substantiel apporté par les interconnexions en cuivre dépend fortement de la technique de dépôt mise en œuvre et de la nature des barrières de diffusion qui empêchent le cuivre de diffuser vers le substrat de silicium. Au cours de cette étude les résultats obtenus lors des tests très accélérés sont apparus cohérents avec ceux effectués en étuve. Pour les lignes polycristallines, les énergies d'activation des processus de transport évaluées sur l'ensemble des métallurgies testées sont substantiellement plus faibles que celles citées en référence pour l'autodiffusion du cuivre aux joints de grains. Une analyse approfondie des défaillances permet cependant de montrer le rôle actif de la diffusion aux joints de grains dans le processus de dégradation de ces • interconnexions. Pour les lignes de type « bambou » (largeur de ligne inférieure à la taille de grains), le mécanisme' de transport prépondérant est la diffusion à l'interface cuivre/passivation. La texture des interconnexions en cuivre damascène est beaucoup plus complexe que celle des interconnexions en aluminium gravé ; toutefois la fiabilité des interconnexions testées est, au premier ordre, indépendante de cette texture. L'observation systématique d'extrusions de matière présentant une forme singulière en ailes de papillons tt nécessitera dans l'avenir des études approfondies pour une meilleure compréhension de ce mode de défaillance
The increase of integrated circuits speed functioning leads to the replacement of Al-based interconnects by copper interconnects integrated with the damascene process. Electromigration, which is a matter migration induced by an electric current, remains the failure mode ruling the reliability of these new interconnects. This reliability failure mode has been studied using moderately accelerated tests performed at package level and highly accelerated tests performed at wafer level. These two kinds of tests provided very consistent results. From the reliability point of view, the substitution of etched aluminum interconnects by damascene copper interconnects provided a substantial benefit whose magnitude depends on both the deposition process for copper and the nature of the diffusion barrier which prevents copper from diffusing towards the silicon substrate. For polycrystalline interconnects, the activation energy values of the diffusion processes are substantially lower than the reference values of copper self diffusion at grain boundaries. Nevertheless, a detailed failure analysis provided evidences that grain boundary diffusion plays a key role in the damaging process of copper interconnects. For bamboo-type interconnects (line width lower than grain size), the dominating transport mechanism is diffusion at the upper interface. The texture of damascene copper interconnects is much more complex than the texture of etched Al-based lines and has no substantial impact on the electromigration behaviour of the copper lines. The systematic observation of butterfly wings-shaped extrusions will necessitate detailed studies for a better understanding of this additional failure mode

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Savart, Denis. "Analyse de défaillances de circuits VLSI par testeur à faisceau d'électrons." Phd thesis, Grenoble INPG, 1990. http://tel.archives-ouvertes.fr/tel-00337865.

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Abstract:

Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la localisation automatique de défauts sur des circuits a structure non connue a l'aide d'un testeur par faisceau d'électrons. La première partie décrit le problème du point de vue de l'analyste et conclut sur la nécessité de l'emploi des techniques de test sans contact et plus particulièrement du testeur par faisceau d'électrons. La seconde partie décrit la methode employée pour localiser une défaillance au sein d'un circuit intégré, fondée sur la comparaison de l'image en contraste de potentiel du circuit défaillant avec l'image d'un circuit identique réputé bon. Les problèmes lies a l'automatisation complète de la phase de comparaison sont ensuite détaillés et des solutions sont apportées. Les algorithmes de traitement des images sont décrits en détail; certains ayant été spécialement développés pour la nature spécifique des images de circuits intégrés (binarisation et corrélation par recherche des coins). La troisième partie décrit les deux phases expérimentales effectuées sur deux équipements différents et permet de montrer la faisabilité de la methode de comparaison et surtout la fiabilité du processus automatique. La dernière partie conclut par la nécessité de développer les applications informatisées autour de l'outil testeur par faisceau d'électrons

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DIOURY, KARIM. "Analyse temporelle hierarchique des circuits vlsi a tres haute densite d'integration." Paris 6, 1998. http://www.theses.fr/1998PA066096.

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Abstract:

L'analyse temporelle s'inscrit dans la phase de verification d'un circuit vlsi numerique. Avec l'avenement des technologies fortement submicroniques, l'analyse temporelle statique s'impose comme la seule methode possible pour la verification temporelle de circuits pouvant atteindre aujourd'hui plusieurs dizaines de millions de transistors. Neanmoins, cette methode genere des volumes de donnees trop importants. Pour pallier ce probleme, nous avons defini une methode fondee sur le decoupage hierarchique de la phase de conception, afin de representer les temps de propagation dans un circuit, grace a une vue temporelle hierarchique multi-niveaux. Les temps de propagations dus aux portes et aux reseaux rc sont representes par un graphe de causalite dont les sommets sont les evenements sur les signaux, et les arcs les temps de propagation entre deux evenements sur deux signaux. Chaque instance de l'arbre hierarchique est representee par une figure temporelle contenant l'information relative au graphe de causalite qui ne peut etre decrite dans les figures temporelles associees aux sous-blocs instancies par chacune de ces instances. Une methode de parcours du graphe de causalite a ete definie afin de limiter la recherche des chemins entre les registres et les connecteurs a une petite partie du graphe. L'approche integre egalement un nouveau concept dans l'analyse temporelle, la factorisation des chemins critiques. Cela permet, par la resolution du probleme de la croissance quadratique du nombre de ces chemins, d'accelerer la recherche de chemins critiques dans le graphe de causalite ainsi reduit. La vue temporelle multi-niveaux que nous avons definie a permis de concevoir l'outil d'analyse temporelle hierarchique hitas ainsi que l'outil interactif de visualisation des chemins xtas. L'experimentation de ces outils a montre que notre approche permet de traiter des circuits a tres haute densite d'integration.

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Keramat, Mansour. "Analyse statistique et optimisation du rendement de fabrication des circuits electroniques." Paris 11, 1998. http://www.theses.fr/1998PA112015.

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Abstract:

Ce travail porte sur l'etude et le developpement de methodes d'estimation du rendement de fabrication et d'optimisation du rendement des circuits integres et discrets. Nous presentons tout d'abord une etude bibliographique afin de classer les methodes proposees dans la litterature. Les methodes de monte carlo sont retenues pour evaluer le rendement car elles n'imposent aucune contrainte sur la forme des performances du circuit. Nous etudions des techniques de reduction de la variance pour l'estimateur de monte carlo. Nous proposons l'estimateur par echantillonnage pondere optimal, l'estimateur par echantillonnage stratifie optimal, l'estimateur par echantillonnage des hypercubes latins (lhs) et sa variante lhs modifie (mlhs). Dans le cadre de l'optimisation du rendement, nous choisissons l'algorithme des centres de gravite (centers of gravity (cog)). Dans la litterature, cet algorithme est classe parmi des methodes heuristiques applicables aux circuits discrets. Cet algorithme est simple a mettre en oeuvre et numeriquement robuste. Nous etablissons les fondements theoriques de cet algorithme. Nous demontrons qu'il s'agit d'une methode d'optimisation du rendement qui a certaines proprietes d'optimalite. Ensuite, en introduisant deux estimateurs efficaces des centres de gravite et le plan d'echantillonnage lhs, l'algorithme cog ameliore (icog) est propose. Nous developpons egalement l'algorithme cog generalise (gcog) qui est applicable aux circuits integres et discrets. Afin de valider les algorithmes proposes, nous avons developpe optomega, un environnement d'optimisation nominale, d'optimisation du rendement et d'analyse statistique des circuits.

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Savart, Denis Courtois Bernard. "Analyse de défaillances de circuits VLSI par testeur à faisceau d'électrons." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00337865.

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Bergher, Laurent Courtois Bernard. "Analyse de défaillances de circuits VLSI par microscopie électronique à balayage." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00315589.

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Chibani, Kais. "Analyse de robustesse de systèmes intégrés numériques." Thesis, Université Grenoble Alpes (ComUE), 2016. http://www.theses.fr/2016GREAT080/document.

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Abstract:

Les circuits intégrés ne sont pas à l'abri d'interférences naturelles ou malveillantes qui peuvent provoquer des fautes transitoires conduisant à des erreurs (Soft errors) et potentiellement à un comportement erroné. Ceci doit être maîtrisé surtout dans le cas des systèmes critiques qui imposent des contraintes de sûreté et/ou de sécurité. Pour optimiser les stratégies de protection de tels systèmes, il est fondamental d'identifier les éléments les plus critiques. L'évaluation de la criticité de chaque bloc permet de limiter les protections aux blocs les plus sensibles. Cette thèse a pour objectif de proposer des approches permettant d'analyser, tôt dans le flot de conception, la robustesse d'un système numérique. Le critère clé utilisé est la durée de vie des données stockées dans les registres, pour une application donnée. Dans le cas des systèmes à base de microprocesseur, une approche analytique a été développée et validée autour d'un microprocesseur SparcV8 (LEON3). Celle-ci repose sur une nouvelle méthodologie permettant de raffiner les évaluations de criticité des registres. Ensuite, une approche complémentaire et plus générique a été mise en place pour calculer la criticité des différents points mémoires à partir d'une description synthétisable. L'outil mettant en œuvre cette approche a été éprouvé sur des systèmes significatifs tels que des accélérateurs matériels de chiffrement et un système matériel/logiciel basé sur le processeur LEON3. Des campagnes d'injection de fautes ont permis de valider les deux approches proposées dans cette thèse. En outre, ces approches se caractérisent par leur généralité, leur efficacité en termes de précision et de rapidité, ainsi que leur faible coût de mise en œuvre et leur capacité à ré-exploiter les environnements de validation fonctionnelle
Integrated circuits are not immune to natural or malicious interferences that may cause transient faults which lead to errors (soft errors) and potentially to wrong behavior. This must be mastered particularly in the case of critical systems which impose safety and/or security constraints. To optimize protection strategies of such systems, it is essential to identify the most critical elements. The assessment of the criticality of each block allows limiting the protection to the most sensitive blocks. This thesis aims at proposing approaches in order to analyze, early in the design flow, the robustness of a digital system. The key criterion used is the lifetime of data stored in the registers for a given application. In the case of microprocessor-based systems, an analytical approach has been developed and validated on a SparcV8 microprocessor (LEON3). This approach is based on a new methodology to refine assessments of registers criticality. Then a more generic and complementary approach was implemented to compute the criticality of all flip-flops from a synthesizable description. The tool implementing this approach was tested on significant systems such as hardware crypto accelerators and a hardware/software system based on the LEON3 processor. Fault injection campaigns have validated the two approaches proposed in this thesis. In addition, these approaches are characterized by their generality, their efficiency in terms of accuracy and speed and a low-cost implementation. Another benefit is also their ability to re-use the functional verification environments

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Moudjahed, Mohamed. "Amélioration de la stabilité d'un réseau électrique au moyen d'une bobine supraconductrice." Besançon, 1996. http://www.theses.fr/1996BESA2064.

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Abstract:

L'utilisation d'un réseau électrique au plus près de ses limites peut entraîner son instabilité en cas de perturbation. L'amortissement du système peut être obtenu par des moyens classiques de régulation de tension et de vitesse mais aussi par un SMES (Superconducting Magnetic Energy Storage). Celui-ci fait partie des dispositifs FACTS (Flexible AC Transmission Systems) de plus en plus utilisés dans les réseaux électriques. Il est constitué d'une bobine supraconductrice associée à un convertisseur GTO de grande puissance. Il amortit les oscillations du réseau en échangeant avec ce dernier, par absorption ou fourniture selon les besoins du réseau, de la puissance active et/ou de la puissance réactive. Dans cette thèse, le réseau test retenu est un réseau de 3 machines et 9 nœuds. L'étude a montré qu'il est naturellement instable. L'influence de la régulation classique et celle du SMS sur le comportement du réseau soumis aux contraintes les plus sévères ont été examinées. L'action prépondérante du SMES sur celle de la régulation classique a été établie. Le choix d'utiliser le SMES comme régulateur de vitesse ou comme compensateur est fonction des problèmes spécifiques du réseau. La position optimale su SMES est généralement proche des machines à risques. Dans ce cas, la fonction prédominante du SMES est celle liée à sa régulation de puissance. Dans le cas où aucune machine particulière n'a d'influence prédominante sur la stabilité du réseau, le SMES est connecté à un nœud voisin des points faibles du réseau. Il fonctionne alors comme compensateur statique et participe au réglage de la stabilité en tension
The use of a power network near its operating limits can provoque its instability when a disturbance occurs. The damping of the system's oscillations can be obtained by the classical means such as automaticvoltage regulator and governor action but also by a SMES (Superconducting Magnetic Energy Storage) which is one of the FACTS (Flexible AC Transmission Systems) devices. These are used more and more in the power systems. The SMES is composed of a superconducting coil and a GTO power converter. It damps the system's oscillations by exchanging the power with the system. Active power and/or reactive power can be consumed or supplied by the SMES according to the system requirement. In this thesis, a 3 machines - 9 nodes network is simulated. The study has showed that the system is instable without regulation. The impacts of the classical regulation and the SMS on the network's behaviour when the system is subject to strong constraints are studied. The impact of the SMS on the system stability is better than the action of the classical regulation. To use the SMES as speed regulator or as compensator depends on the specific problems of the system. The optimal location of the SMES is generally near the machines at risk. In this case, the dominant function of the SMES is its speed regulation. If there is no particular machine which has a dominant impact on the system stability, the SMES is connected to the node near the weak point of the network. In this case, it is used as compensator and it contributes to maintain the voltage stability

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Dusausay, Serge. "MAXIM, un logiciel de macrosimulation temporelle de circuits : développement et analyse de sa bibliothèque de macromodèles, application aux circuits bipolaires." Paris 11, 1986. http://www.theses.fr/1986PA112330.

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Abstract:

La simulation est un outil s’intégrant dans une ch[…] conception assistée par ordinateur. La prédiction de la réponse ten[…] des circuits électroniques est devenue une aide indispensable pour les concepteurs. Mais les circuits intégrés actuels ont une complexité telle que les simulateurs classiques demandent une capacité mémoire et des temps de calcul prohibitif. Dans le cas des circuits logiques, la technique de macrosimulation présente un bon compromis précision-temps calcul : la répétition de cellules élémentaires est traitée par une simulation adaptée à chaque bloc. Cette thèse présente le développement de Maxim, logiciel de macrosimulation, notamment sur : - l’aspect informatique, l’écriture de Maxim étant faite en pseudo-langage, puis traduits en Fortran77 par un logiciel de développement de programme (Chapitre 2), - le processeur d’analyse, élément principal de la structure de Maxim, avec son procédé de calcul adapté à chaque macromodèle de technologie GaAs (Chapitre 3), - l’extension des possibilités de Maxim par une diversification des technologies des circuits (Chapitre 4). Ce mémoire contient des éléments destinés aux utilisateurs de Maxim : - sur le plan informatique, avec la description de la structure du logiciel et les procédures à appliquer pour son développement. - sur le plan utilisation par des exemples, des résultats, des commentaires.

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Ammari, Abdelaziz. "Analyse de sûreté des circuits complexes décrits en langage de haut niveau." Grenoble INPG, 2006. https://tel.archives-ouvertes.fr/tel-00101622.

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Abstract:

La probabilité des fautes transitoires augmente avec l'évolution des technologies. Plusieurs approches ont été proposées pour analyser très tôt l'impact de ces fautes sur un circuit numérique. Il est notamment possible d'utiliser une approche fondée sur l'injection de fautes dans une description VHDL au niveau RTL. Dans cette thèse, nous apportons plusieurs contributions à ce type d'analyse. Un premier aspect considéré est la prise en compte de l'environnement du circuit numérique lors des campagnes d'injection. Ainsi, une approche basée sur une analyse de sûreté de fonctionnement multi-niveaux a été développée et appliquée sur un exemple. Les injections sont réalisées dans le circuit numérique décrit au niveau RTL alors que le reste du système est décrit à un niveau d'abstraction plus élevé. L'analyse des résultats montre que certaines défaillances apparaissant au niveau du circuit n'ont en fait aucun impact sur le système. Nous présentons ensuite les avantages de la combinaison de deux types d'analyses : la classification des fautes en fonction de leurs effets, et l'analyse plus détaillée des configurations d'erreurs activées dans le circuit. Une campagne d'injection de fautes de type SEU a été réalisée sur un microcontrôleur 8051 décrit au niveau RTL. Les résultats montrent que la combinaison des analyses permet au concepteur de localiser les points critiques, facilitant l'étape de durcissement. Ils montrent également que, dans le cas d'un processeur à usage général, les configurations d'erreurs peuvent être dépendantes du programme exécuté. Cette étude a également permis de montrer que l'injection d'un très faible pourcentage des fautes possibles permet déjà d'obtenir des informations utiles pour le concepteur. La même méthodologie a été utilisée pour valider la robustesse obtenue avec un durcissement au niveau logiciel. Les résultats montrent que certaines fautes ne sont pas détectées par les mécanismes implémentés bien que ceux-ci aient été préalablement validés par des injections de fautes basées sur un simulateur de jeu d'instructions. Le dernier aspect de cette thèse concerne l'injection de fautes dans des blocs analogiques. En fait très peu de travaux traitent du sujet. Nous proposons donc un flot global d'analyse pour circuits numériques, analogiques ou mixtes, décrits au niveau comportemental. La possibilité d'injecter des fautes dans des blocs analogiques est discutée. Les résultats obtenus sur une PLL, choisie comme cas d'étude, sont analysés et montrent la faisabilité de l'injection de fautes dans des blocs analogiques. Pour valider le flot, des injections de fautes sont également réalisées au niveau transistor et comparées à celles réalisées à haut niveau. Il apparaît une bonne corrélation entre les résultats obtenus aux deux niveaux
The probability of transient faults increases with the evolution of the technologies. Several approaches have been proposed to early analyze the impact of these faults in a digital circuit. It is in particular possible to use an approach based on the injection of faults in a RT-Level VHDL description. In this thesis, we make several contributions to this type of analysis. A first considered aspect is to take into account the digital circuit's environment during the injection campaigns. So, an approach based on multi-level dependability analysis has been developed and applied to an example. The injections are performed in the digital circuit described at the RT-Level while the rest of the system is described at a higher level of abstraction. The results' analysis shows that failures appearing at circuit's level have in fact no impact on the system. We then present the advantages of the combination of two types of analyses : classification of faults with respect to their effects, and a more detailed analysis of error configurations activated in the circuit. An injection campaign of SEU-like faults was performed on a 8051 microcontroller described at RT-Level. The results show that the combination of the two type analyses allows a designer to localize the critical points, facilitating the hardening stage. They also show that, in the case of a general processor, the error configurations can be dependent on the executed program. This study also demonstrates that injecting a very small percentage of the possible faults gives useful information to the designer. The same methodology has been used to validate the robustness obtained with a software hardening. The results show that some faults are not detected by the implemented mechanisms although those were previously validated by fault injections based on an instruction set simulator. The last aspect of this thesis concerns the fault injection in analog blocks. In fact very few works cover this subject. We thus propose a global analysis flow for digital, analog or mixed circuits, described at behavioral level. The possibility to inject faults in analog blocks is discussed. The results obtained on a PLL, chosen as case study, have been analysed and show the feasibility of fault injections in analog blocks. To validate this flow, fault injections were also performed at transistor level and compared to those performed at high level. It appears a good correlation between the results obtained at the two levels

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Akrout, Fathi. "Analyse macromarketing de la dynamique des circuits de distribution : construction et test d'un modèle intégré." Rennes 1, 1996. http://www.theses.fr/1996REN1A006.

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Abstract:

Ce travail a pour objectif ultime de comprendre comment et pourquoi évoluent les circuits de distribution. L'objectif est très ambitieux car aucun auteur de langue française n'a essayé à ce jour de prendre en compte tous les éléments internes (organisation) et externes (environnement) des circuits pour expliquer le sens de leur dynamique. En fait, deux tentatives américaines peuvent seulement être citées allant dans le même sens, mais très souvent en ignorant volontairement certaines dimensions pourtant parfaitement identifiées dans des analyses antérieures plus centrées. La première partie de la thèse est consacrée à la présentation des concepts théoriques pertinents pour éclairer la dynamique des canaux de distribution autour des champs constitués par l'économie interne du circuit, la politique interne, l'économie politique externe du circuit et la performance dans le circuit, pour s'achever sur la construction large d'un modèle intégratif. La seconde partie est réservée à la mise en place de la recherche de terrain nécessaire pour valider le modèle créé

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Lasbouygues, Benoît. "Analyse statique temporelle des performances en présence de variations de tension d'alimentation et de température." Montpellier 2, 2006. http://www.theses.fr/2006MON20027.

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Abstract:

Face à la complexité des nouvelles technologies et à la sensibilité des paramètres physiques, il est devenu nécessaire d’évaluer l’impact des différentes sources de variations sur un circuit, notre étude est orientée en particulier au niveau temporel et particulièrement pour la température et la tension d’alimentation. L’accroissement relatif de la variabilité des procédés de fabrication se traduit actuellement par une augmentation importante du conservatisme induit par la méthode de validation classique. Pour réduire le gap croissant entre les résultats obtenus sur silicium et la méthode de validation standard, nous avons utilisé un modèle analytique, décrivant explicitement le rôle des paramètres physiques et environnementaux dans le processus de commutation d’une porte. Partant de cela, nous avons défini une technique, et montré, qu’il est possible de réduire le pessimisme des analyses actuelles, en prenant des valeurs réelles de tension et/ou de température spécifiques pour chaque cellule. Une étude complète de la sensibilité de la température sur les structures CMOS faible puissance a été faite. Cela nous a permis de mettre en évidence la présence du phénomène d’inversion en température, les plus mauvaises performances temporelles d’un circuit pouvant aussi bien être observées à 125°C qu’à n’importe quelle autre valeur de température. Ceci pose le problème de l’identification de la température à laquelle les performances pire cas apparaissent. La compréhension de l’impact de ce paramètre à tous les niveaux (du transistor au circuit) nous a permis, d’apporter une solution robuste pour prendre en compte ce phénomène dans le flot de conception et de validation d’un circuit
In the nanometer era, the physical verification of CMOS digital circuit becomes a complex task. Designers must account of numerous new factors that impose a drastic change in validation and physical verification methods. One of these major changes in timing verification to handle process variation lies in the progressive development of statistical timing engine. However the statistical approach cannot capture accurately the deterministic variations of both the voltage and temperature variations. Therefore our work proposes a novel method, based on non-linear derating coefficients, to account of these environmental variations. This method allows computing the delay of logical paths considering specifics conditions of each cell. The combined use of reduced supply voltage with high threshold voltage values may reverse the temperature dependence of designs, the worst case timing conditions becomes less predictable and can occur at different temperatures. This effect, called temperature inversion phenomenon is particularly critical for low power applications. The characterization, at each level (from device to critical paths) allowed us to define some techniques to take into account this effect into the design flow

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Nwokoye, Okechukwu Donatus. "Nouveau matériau sandwich pour circuits imprimés : Analyse théorique, réalisation de prototypes et essais de validation." Besançon, 1989. http://www.theses.fr/1989BESA2036.

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Abstract:

Cette étude consiste à mettre au point un nouveau materiau pour le support de circuits imprimés. Ce matériau à base de verre et de résine époxyde est du type sandwich. Dans la première partie, une méthode d'analyse tridimensionnelle des plaques sandwiches anisotropes, élastiquement sollicitées en flexion, est proposée. Sa validité théorique a été vérifiée en comparant nos résultats à ceux obtenus par d'autres auteurs (Pagano, Reddy, Pandya & Kant,. . . ). La deuxième partie concerne la mise au point des prototypes de nouveaux matériaux pour circuits imprimés. Une technique d'optimisation des cycles de moulage est également exposée. Cette méthode permet la détermination de la température de transition vitreuse ainsi que le temps de gelification. La troisième partie s'attache à l'étude des propriétés mécaniques prototypes élaborés au laboratoire (LMA) et la vérification expérimentale de la méthode de calcul de la première partie. Les essais statiques et dynamiques en traction et en flexion ont conduit à la caractérisation du nouveau matériau en fonction de la composition structurale. D'autre part, une étude consacrée à l'incidence de l'effet d'absorption d'eau à 45°C sur les proprietés mécaniques des prototypes est développée

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Vachoux, Alain. "Analyse temporelle de grands circuits intégrés MOS par relaxation de formes d'onde /." [S.l.] : [s.n.], 1988. http://library.epfl.ch/theses/?nr=733.

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Virazel, Arnaud. "Test intégré des circuits digitaux : analyse et génération de séquences aléatoires adjacentes." Montpellier 2, 2001. http://www.theses.fr/2001MON20094.

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Avot, Grégoire. "Analyse temporelle des circuits intégrés digitaux CMOS, pour les technologies profondément submicroniques." Paris 6, 2003. http://www.theses.fr/2003PA066009.

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Emonin, Stéphanie. "Analyse de circuits optiques passifs et actifs en microscopie a sonde locale." Dijon, 1998. http://www.theses.fr/1998DIJOS038.

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Abstract:

Le principal objectif de cette étude est de montrer que les microscopes à sonde locale sont tout-à-fait adaptés à la caractérisation de circuits optiques passifs et actifs de l'optique intégrée, que ce soit par une utilisation individuelle des microscopes AFM (atomic force microscope) et PSTM (photon scanning tunneling microscope) ou par le couplage de deux techniques AFM/LFM (lateral force microscope) et AFM/PSTM. Dans un premier chapitre, nous déterminons les longueurs d'onde de coupure de guides d'ondes planaires à gradient d'indice grâce a un PSTM. A l'aide d'une méthode numérique adaptée, on parvient à remonter aux caractéristiques opto-géométriques du guide et à comparer nos résultats avec ceux généralement obtenus par des méthodes plus classiques. Dans un deuxième chapitre, nous proposons quatre techniques utilisant des microscopes a sonde locale afin de pouvoir localiser les dopants de fibres optiques dopées erbium clivées. Des mesures de friction, de détection de phase, d'analyse modale et de fluorescence sont réalisées et montrent l'influence de la sonde locale utilisée (leviers AFM, fibre courbée, importance de la métallisation). Dans un troisième chapitre, nous étudions deux types de diodes laser a semi-conducteurs émettant dans le proche infra-rouge. Une étude comparative est réalisée avec les dispositifs AFM/LFM et AFM/PSTM qui permettent tous deux de détecter les modes transverses des diodes. Dans le cas de l'AFM/LFM, seuls les effets thermiques qui entrent en jeu fournissent une explication des images topographiques et de friction obtenues et mettent ainsi en évidence la sensibilité à la température d'un levier AFM classique.

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Conard, Didier. "Traitement d'images en analyse de défaillances de circuits intégrés par faisceau d'électrons." Grenoble INPG, 1991. http://tel.archives-ouvertes.fr/tel-00339510.

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Abstract:

Cette thèse présente l'étude et la réalisation d'un système automatique et intégré d'analyse de défaillances de circuits VLSI par faisceau d'électrons. Le principe d'analyse consiste a comparer les images représentant en contraste de potentiel le fonctionnement interne du circuit défaillant a celles d'un circuit de référence. L'application de cette technique de test a des circuits dont la structure détaillée est inconnue, a nécessité le développement d'un outil automatique permettant d'extraire les différences de contraste sur la totalité du circuit. L'automatisation s'est heurtée aux problèmes d'alignement entre les images a comparer. Une technique de reconnaissance des formes, basée sur la détection des coins, a été mise en œuvre pour s'affranchir de ces problèmes. Ces travaux ont été valides par une étude expérimentale menée sur des microprocesseurs 68000

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Conard, Didier Courtois Bernard Courtois Bernard. "Traitement d'images en analyse de défaillances de circuits intégrés par faisceau d'électrons." S.l. : Université Grenoble 1, 2008. http://tel.archives-ouvertes.fr/tel-00339510.

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El, Oualkadi Ahmed. "Analyse comportementale des filtres à capacités commutées pour les radiocommunications : conception d'une nouvelle architecture en technologie BiCMOS 0.35 μm." Poitiers, 2004. http://www.theses.fr/2004POIT2354.

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Abstract:

L'objectif général est d'étudier la faisabilité de filtres monolithiques à capacités commutées pour la radiocommunication. L'analyse comportementale de ces filtres a nécessité la mise au point d'un algorithme original basé sur le formalisme des matrices de conversion, cette méthode d'analyse semble à ce jour parmi les plus efficaces en temps de calcul. En BF la commande de ces filtres est réalisée par un registre à décalage. Cependant, cette technique non envisageable en RF a été remplacée par un circuit de commande original formé d'un oscillateur en anneau contrôlé en tension et de portes logiques. Des simulations ont été réalisées afin de prévoir les dégradations qui peuvent être générées par ces circuits lors d’une transmission numérique et d'étudier l’impact du bruit de phase généré par le circuit de commande. Le circuit a été fabriqué en technologie BiCMOS 0. 35 μm. Les mesures confirment les simulations et sont susceptibles de rendre ces filtres attractifs pour des applications RF
The main objective is to study the feasibility of monolithic switched capacitor filters for radiocommunications. The behavioral analysis of these filters required the establishment of an original algorithm based on the conversion matrixes formalism. This analysis method seems to be nowadays among the more efficient in term of calculation time. At low-frequencies the command of these filters is performed by using a shift register. However, this technique is not feasible in RF domain. An original solution proposed, it consists in the command of the filter by a ring voltage controlled oscillator with XOR gates. The simulation results have shown the impact of the command circuit jitter on the filter behavior and the adaptability of the whole circuit for digital transmission. A prototype has been fabricated in standard BiCMOS 0. 35 μm technology. The experimental results are in agreement with simulations ones and are susceptible to render these filters attractive for RF applications

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Surre, Frédéric. "Contribution à l'étude de circuits multi-échelles en électromagnétisme." Toulouse, INPT, 2003. http://www.theses.fr/2003INPT019H.

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Abstract:

Le travail contenu dans ce manuscrit traite de l'étude de circuits multi-échelles en électromagnétisme. Il se compose de deux parties. La première traite de l'amélioration d'un point de vue théorique de la méthode itérative WCIP (Wave Concept Iterative Process) pour l'étude de circuits complexes. Dans un premier temps, nous étudions le couplage entre deux pixels du maillage d'un circuit dans le cas mono- et bi-dimensionnel. Cette étude nous permet de montrer que l'approche multi-échelles mise en place n'est pas valable dans le cas à deux dimensions (alors qu'elle est valable sous une condition liée à la fréquence dans le cas à une dimension). Pour tenir compte des résultats précédents, nous proposons donc une nouvelle approche multi-échelles. Elle repose sur l'utilisation d'une base composée de fonctions échellons et de fonctions exponentielles définies sur les pixels mixtes. Quelques résultats de simulations nous permettent de proposer les solutions de programmation les plus adéquates. Ensuite, l'influence d'un paramètre intervenant dans la méthode utilisée et qui présente une influence sur la vitesse de convergence de la méthode est étudié. Nous examinons l'influence du type de problème, de la fréquence et de l'excitation afin de déterminer quels sont les plus importants. Ensuite, nous étudions des approches théoriques pour calculer la valeur optimale du paramètre à priori. La deuxième partie propose de nouvelles topologies de filtres et d'antennes filaires basées sur l'application de la géométrie fractale. Dans chaque cas, l'intérêt de cette géométrie par rapport aux solutions classiques est examiné objectivement.

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Dusausay, Serge. "MAXIM un logiciel de macrosimulation temporelle de circuits développement et analyse de sa bibliothèque de macro modèles, application aux circuits bipolaires." Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb37597358w.

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Bouchaala, Afef. "Méthode de modélisation prédictive de boîtiers des circuits intégrés en vue d’anticiper avant design l’immunité au bruit du circuit." Thesis, Rennes 1, 2016. http://www.theses.fr/2016REN1S128.

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Abstract:

Avec la miniaturisation de plus en plus poussée des composants sur silicium, certains phénomènes, connus sous le nom des problèmes de la Compatibilité Électromagnétique peuvent surgir, ils sont les principales causes de la reconception des systèmes intégrés. Ce travail de thèse consiste à développer une méthodologie d'analyse prédictive de la compatibilité électromagnétique pour les systèmes électroniques, par anticipation design. Afin d'aboutir à ce modèle prédictif, différents champs d'investigation ont été mise en place afin d'appréhender l'ensemble du problème. Premièrement, nous avons développé une méthode de prédiction des parasites du boîtier électronique appelée « MCTL Matrix Method ». Cette méthode est issue du principe du prototypage virtuel du boîtier et elle est basée sur des lignes de transmission multiconducteurs. Deuxièmement, nous avons proposé une méthodologie d'analyse de l'immunité du système complet dès les premières phases de la conception
Modern electronic systems require a high-level of integrations. As a result, some phenomena which are known as ElectroMagnetic Compatibility (EMC) issues are arising, and they are the major causes of system redesign. This main objective of this work is to develop a predictive methodology for systems immunity. To do so, different fields have been investigated: first, we have developed a predictive method for package parasites called “MCTL Matrix Method” which is based on a virtual package prototyping and Multiconductor transmission lines. Then we have proposed a new methodology for system immunity at the earliest design stages

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Rios, Mario Alberto. "Modélisation pour analyses dynamiques des réseaux électriques avec compensateurs de puissance réactive-SVC." Grenoble INPG, 1998. http://www.theses.fr/1998INPG0099.

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Abstract:

Cette Thèse traite de la modélisation des réseaux électriques comportant des compensateurs statiques de puissance réactive (SVC). La modélisation est basée sur des modèles d'ordre réduit utilisant la réduction par troncature des valeurs singulières de Hankel et l'identification dynamique N4Sid. Pour le cas de réseaux comportant plusieurs SVC ou composants FACTS (Flexible AC Transmission Systems), on a proposé une structure de modélisation par sous-systèmes calculée par des techniques d'ordre réduit. Ces modèles réduits permettent de calculer des lois de commande type LQG (Linear Quadratic Gaussian Regulator) et des commandes robustes d'ordre réduit qui ont des performances supérieures par rapport aux correcteurs traditionnels des SVC (commande proportionnelle). Avec la structure en sous-systèmes, on a proposé des méthodes de calcul des correcteurs décentralisés appliqués aux réseaux électriques. D'autre part, on a proposé une technique d'analyse de la robustesse des réseaux en utilisant la théorie d'analyse des valeurs singulières structurées, permettant de déterminer les frontières de stabilité basées en le calcul des fonctions de transfert de l'ensemble système-commande. Les différentes techniques développées dans le cadre de cette thèse sont appliquées à un réseau test de 11 nœuds et à un grand réseau électrique et donnent des résultats très satisfaisants
This thesis studies the modeling and analysis of power System containing static VAR compensators (SVC). Low-order models, calculated by Hankel singular-value truncation réduction and N4Sid dynamic identification, provide the foundation for the modeling and analysis techniques. For cases where many SVCs or FACTS (Flexible AC Transmission Systems) devices are installed in a power System, a new subsystem structure based on thèse low-order modeling techniques has been developed. The proposed low-order models allow the computation of low-order LQG-type (Linear Quadratic Gaussian Regulator) control laws, as well as low-order robust controls, which provide a better performance relative to traditional SVC controls (proportional type). Using the subsystem structure formulated in this thesis, methods for calculating decentralized controllers for power Systems hâve been conceived. In addition, through the use of structured singular values, a new robustness analysis technique has been developed which allows the détermination of stability boundaries through the calculation of closed-loop transfer functions. The theoretical approaches in this work hâve been applied to a test power system containing 11 nodes, as well as a larger 173-node test system

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Perret, Étienne. "Application de l'approche par changements d'échelle aux circuits planaires hyperfréquences." Toulouse, INPT, 2005. http://ethesis.inp-toulouse.fr/archive/00000153/.

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Abstract:

Une modélisation électromagnétique basée sur une formulation par changements d'échelle a été développée et appliquée sur différents circuits planaires hyperfréquences. Cette méthode vise à s'affranchir des problèmes classiques de simulation, liés à la multiplicité des échelles mises en jeu dans une structure. Le caractère multi-échelle d'une structure est utilisé pour décomposer celle-ci en sous structures, encore appelées briques élémentaires de passage. Ces briques apparaissent comme de véritables constituants de base de n'importe quelles structures multi-échelles. Elles caractérisent le passage d'une échelle vers une autre, et sont associées à un multi-port. La prise en compte du problème global revient à mettre en cascade ces différents multi-ports. L'étude de MEMS, d'une antenne active et d'une cellule déphaseuse ont été réalisées. Les résultats obtenus, notamment en terme de temps de calcul, ont confirmé l'efficacité d'une telle approche par rapport aux méthodes classiques
An electromagnetic modeling based on a Scale changing technique formulation has been developed and applied to various microwave planar circuits. This method aims at bypass traditional problems of simulation, related to the multiplicity of scales present in a structure. The multiscale nature of a structure is used to break up this one into sub-structures, still called building blocs of transition. These blocs seem true basic components of any multiscale structure. They characterize the transition of a scale towards another, and are associated with an N-port network. Taking into account the entire problem corresponds to the cascading of these different N-port. The study of MEMS, an active antenna and a phase-shifters cell was carried out. The results obtained, in particular in term of computing time, have confirmed the effectiveness of such an approach compared to the traditional methods

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BOSMANS, RICHARD. "Analyse experimentale de la degradation par electromigration d'interconnexions multicouches dans les circuits integres." Caen, 1985. http://www.theses.fr/1985CAEN2009.

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Abstract:

La miniaturisation des composants electroniques des circuits integres conduit a utiliser des interconnexions metalliques multicouches de plus en plus petites et donc soumises a des densites de courant elevees. Il en resulte des effets de degradation par electromigration. Mecanismes responsables et effets limitatifs obtenus par passivation des conducteurs d'aluminium. On decrit les essais industriels acceleres pour evaluer le processus de degradation et les methodes de mesure directes pour observer l'evolution geometrique des conducteurs. Une methode interferometrique a balayage permet de suivre la degradation dans le temps a quelques nanometres pres. Ainsi a pu etre realisee une etude dynamique de l'evolution des degradations de conducteurs d'aluminium recouverts d'une couche isolante en silice. On analyse l'influence des differents types d'isolements en silice au sein d'une structure d'interconnexions sur deux niveaux

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HAJJAR, AMJAD. "Modelisation des temps de propagation et analyse temporelle statique des circuits integres cmos." Paris 6, 1992. http://www.theses.fr/1992PA066501.

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Abstract:

La precision de l'analyse temporelle statique est obtenue par une modelisation fine des temps de propagation dans les circuits cmos. Cette modelisation doit prendre en compte les caracteristiques statiques et dynamiques des transistors mos, les effets de front, les conflits et les effets de couplage. Une methode est presentee pour la prise en compte de ces phenomenes, dans une approche generale capable de traiter la diversite des montages rencontres dans les circuits cmos. Un analyseur temporel statique, tas, est decrit. Ce logiciel est capable de traiter des circuits contenant des centaines de milliers de transistors dans des temps cpu qui se mesurent en secondes, fournissant des resultats proches a moins de 10 pour cent pres des simulateurs electriques

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Morel, Cristina Monica. "Analyse et contrôle de dynamiques chaotiques, application à des circuits électroniques non-linéaires." Angers, 2005. http://www.theses.fr/2005ANGE0020.

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Abstract:

Les alimentations électriques à découpage sont des systèmes fortement non-linéaires qui peuvent naturellement présenter un comportement chaotique. Dans un premier temps, nous étudions le contrôle du chaos, c'est-à-dire un moyen d'éliminer le chaos, grâce à une commande à mode glissant. Toutefois, l'introduction volontaire du chaos dans ces systèmes présente l'avantage de réduire leurs émissions d'interférences électromagnétiques, mais au détriment d'une augmentation de l'ondulation de leur tension de sortie. Nous proposons alors une nouvelle méthode de contrôle non-linéaire induisant du chaos et permettant à la fois de limiter les émissions spectrales et d'assurer une faible ondulation de la sortie. Nous introduisons ensuite une commande binaire, utilisant la technique de l'anticontrôle, qui produit plusieurs attracteurs chaotiques indépendants. Nous démontrons que les systèmes non-linéaires possèdent plusieurs attracteurs qui se répartissent de façon équidistante dans l'espace d'état, sur une courbe précise. Nous déduisons alors une relation mathématique donnant la distance entre deux attracteurs successifs. Enfin, nous décrivons une réalisation pratique et donnons quelques résultats expérimentaux
Switch-mode power supplies are highly non-linear systems that can naturally exhibit a chaotic behavior. We first study the control of chaos, i. E, a means to remove chaos, with sliding mode control. Nevertheless, inducing chaos in these systems reduces their electromagnetic interferences emissions, yet at the expense of aggravating the overall magnitude of the output voltage ripple. We then introduce a nonlinear feedback control method, which induces chaos, and which is able at the same time to achieve low spectral emission and to maintain a small ripple in the output. We also propose a new technique to generate several independent chaotic attractors, by designing a switching binary controller of continuous-time systems : this controller can create chaos using an anticontrol of chaos feedback. We show that non-linear continuous-time systems have several attractors and demonstrate that their state space equidistant repartition is on a precise curve. A mathematical formula giving the distance between the attractors is then deduced. Finally, a practical implementation is described, with some experimental measurements

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CHAARI, OINIS. "Ondelettes et analyse de prony : application aux courts-circuits dans les reseaux d'energie." Paris 6, 1995. http://www.theses.fr/1995PA066043.

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Abstract:

Les signaux de court-circuit dans un reseau hta a neutre compense sont caracterises par un regime transitoire important. L'analyse traditionnelle de la composante a 50 hz s'avere insuffisante et l'elaboration d'outils adaptes au regime transitoire est necessaire. Deux methodes sont proposees: la methode de prony et les ondelettes. La methode parametrique de prony obeit a un modele sinusoidal exponentiellement amorti. Elle decompose ainsi un signal de defaut en une somme de fonctions elementaires caracterisees, chacune, par quatre parametres de prony: la frequence, l'amplitude, l'amortissement et la phase initiale. L'analyse de prony fournit donc une representation optimale des signaux de defaut avec des parametres significatifs et faciles a interpreter. La transformee en ondelettes est une technique recente. Elle consiste a mesurer la similitude entre les oscillations du signal et celles de fonctions oscillantes amorties dans le temps appelees ondelettes. Chaque ondelette est obtenue a partir d'une ondelette mere, pre definie, par translation et dilatation/compression. Une ondelette mere progressive et admissible est decrite. Elle est associee a un algorithme de calcul recursif rapide et executable en temps reel. Elle permet aussi une analyse continue en frequence. Des simulations emtp (electromagnetic transients program) et des enregistrements ont permis d'evaluer la performance des deux methodes et de decrire les perspectives d'exploitation des resultats obtenus. Enfin, l'ondelette mere presentee a permis l'etablissement de relations analytiques entre les coefficients d'ondelettes et les parametres de prony

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Wang, You. "Analyse de fiabilité de circuits logiques et de mémoire basés sur dispositif spintronique." Thesis, Paris, ENST, 2017. http://www.theses.fr/2017ENST0005/document.

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Abstract:

La jonction tunnel magnétique (JTM) commutée par la couple de transfert de spin (STT) a été considérée comme un candidat prometteur pour la prochaine génération de mémoires non-volatiles et de circuits logiques, car elle fournit une solution pour surmonter le goulet d'étranglement de l'augmentation de puissance statique causée par la mise à l'échelle de la technologie CMOS. Cependant, sa commercialisation est limitée par la fiabilité faible, qui se détériore gravement avec la réduction de la taille du dispositif. Cette thèse porte sur l'étude de la fiabilité des circuits basés sur JTM. Tout d'abord, un modèle compact de JTM incluant les problèmes principaux de fiabilité est proposé et validé par la comparaison avec des données expérimentales. Sur la base de ce modèle précis, la fiabilité des circuits typiques est analysée et une méthodologie d'optimisation de la fiabilité est proposée. Enfin, le comportement de commutation stochastique est utilisé dans certaines nouvelles conceptions d'applications classiques
Spin transfer torque magnetic tunnel junction (STT-MTJ) has been considered as a promising candidate for next generation of non-volatile memories and logic circuits, because it provides a perfect solution to overcome the bottleneck of increasing static power caused by CMOS technology scaling. However, its commercialization is limited by the poor reliability, which deteriorates severely with device scaling down. This thesis focuses on the reliability investigation of MTJ based non-volatile circuits. Firstly, a compact model of MTJ including main reliability issues is proposed and validated by the comparison with experimental data. Based on this accurate model, the reliability of typical circuits is analyzed and reliability optimization methodology is proposed. Finally, the stochastic switching behavior is utilized in some new designs of conventional applications

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Lamnabhi, Moustanir. "Analyse des systèmes non linéaires par les méthodes de développements fonctionnels." Paris 11, 1986. http://www.theses.fr/1986PA112231.

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Abstract:

Cette contribution à la théorie des systèmes non linéaires et à la théorie des circuits en particulier est basée sur l’utilisation des séries génératrices en variables non commutatives. Les fondements mathématiques de cette nouvelle théorie sont rappelés dans le chapitre I. L'utilisation des développements fonctionnels n'est pas nouvelle; mais ici, grâce à la nature algébrique des développements utilisés, un outil informatique, décrit dans le chapitre III, a pu être développé. Il s'agit de FANEC,- Functional Analysis of Nonlinear Electronic Circuits. On montre qu'en utilisant le langage LISP, il est possible de développer un calcul opérationnel pratique pour les circuits non linéaires, qui généralise le calcul standard de Heaviside pour les systèmes linéaires. Avant d'exposer ces méthodes de calcul effectif, des règles préliminaires sur la topologie du circuit étudié, permettant d'affirmer l'existence de tels développements, ont été dégagées dans le chapitre II. Les chapitres suivants sont consacrés à l'analyse proprement dite des systèmes non linéaires. On montre d'abord sur des exemples pratiques comment peut s'effectuer systématiquement l'analyse transitoire ou permanente lorsque des entrées typiques déterministes (harmoniques, Dirac, échelons,. . . ) sont introduites ou encore comment déduire des propriétés statistiques en présence d'une entrée aléatoire. Dans le cas de l'analyse transitoire, la méthode proposée st une alternative aux techniques d'association de variables qui sont difficiles à mettre en œuvre informatiquement. L'aisance de la programmation de tous les algorithmes symboliques présents dans ce travail, joint à l'avènement d'ordinateurs puissants, nous laissent penser que l'ingénieur électronicien pourra disposer dans le futur d'outils flexibles lui permettant d'analyser et d'optimiser les circuits non linéaires.

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Lacour, Jean-Pierre. "Circuits de magasinage dans un centre commercial d'hypermarché : analyse et qualification des circuits de magasinage en tant que pratiques d’appropriation de l’espace commercial." Lyon 3, 2009. https://scd-resnum.univ-lyon3.fr/out/theses/2009_out_lacour_j-p.pdf.

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Abstract:

Cette recherche porte sur les circuits de magasinage. En utilisant une méthode empruntée à l’éthologie, le tracking, nous avons observé le magasineur dans un centre commercial d’hypermarché. Ce magasin a fait l’objet d’un réaménagement récent : la galerie a été agrandie avec un nouveau design qui simule un village provençal avec des rues et des maisons factices. Cette étude exploratoire nous a permis d’identifier les pratiques d’appropriation de l’espace du magasineur et notamment ses circuits de visite dans la galerie commerciale. Les circuits de magasinage ont jusqu’alors peu fait l’objet de recherches, ces dernières portant surtout sur l’aspect cognitif. La méthode sémiotique nous a permis de mettre en évidence une opposition entre accès séquentiel et accès direct à l’offre commerciale. Quatre circuits-types ont pu être identifiés, correspondant chacun à des pratiques différentes d’appropriation de l’espace. Nous avons cherché à qualifier ces circuits en interrogeant les magasineurs sur les émotions qu’ils ressentaient pendant la visite. Grâce à un marquage sémantique nous avons constaté que les individus ayant un circuit séquentiel ressentaient de la curiosité pour la galerie et son offre commerciale. Par contre les émotions de base discriminent peu les différents circuits. Ces conclusions méritent d’être investiguées lors de recherches futures
This exploratory research aims to identify the space appropriation by patrons in a supermarket mall and particularly the shopping paths. The patrons have been observed and interviewed. The semiotical method has been used to identify four types of shopping paths. We tried to link these shopping paths to the emotions of the patrons. We found that the shoppers who have a sequential shopping path seem to feel curiosity about the commercial offer of the mall

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Razafindraibe, Alin. "Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés." Phd thesis, Université Montpellier II - Sciences et Techniques du Languedoc, 2006. http://tel.archives-ouvertes.fr/tel-00282762.

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Abstract:

Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d'éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en oeuvre de cette logique a permis de montrer que la logique STTL permet d'obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données.

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Tessier, Jayson. "Détermination de la composition de l'alimentation des circuits de broyage par analyse d'images multivariée." Thesis, Université Laval, 2006. http://www.theses.ulaval.ca/2006/23698/23698.pdf.

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Bolcato, Pascal. "Modélisation et simulation du bruit dans les circuits intégrés : analyse fréquentielle et régime transitoire." Grenoble INPG, 1994. http://www.theses.fr/1994INPG0003.

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Abstract:

Ce travail est consacre a l'amelioration des logiciels de simulation electrique pour l'analyse du bruit dans les circuits integres. Dans une premiere partie est effectuee une etude fine des differents types de bruits generes par les composants electroniques. Des modeles complets sont presentes pour les resistances, les diodes, les mosfets, jfets, bjts et macromodeles de switchs et d'aops. Les methodes traditionnelles de simulation de bruit (regime frequentiel) sont ensuite analysees: des modifications sont proposees afin d'en combler les lacunes. Dans une partie suivante sont decrits les principes d'analyse de bruit en regime transitoire (domaine temporel). Ces simulations s'appuient sur une expression originale des sources temporelles de bruit generees a partir de leurs caracteristiques frequentielles. Cette transformation frequence-temps permet la description de signaux non-stationnaires (cas du bruit en regime transitoire). Les nouvelles possibilites d'analyses ont ete validees sur differents exemples de circuits reels; les resultats de simulations sont compares avec les mesures et montrent un tres bon accord. Avec ces contributions, implantees dans le logiciel eldo, tous les moyens necessaires a l'optimisation en bruit de tous les types de circuits sont maintenant disponibles

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Tessier, Jayson. "Détermination de la composition de l'alimentation des circuits de broyage par analyse d'images multivarié." Master's thesis, Université Laval, 2006. http://hdl.handle.net/20.500.11794/18266.

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Dissertations / Theses on the topic 'Analyse des circuits'

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