Um die anderen Arten von Veröffentlichungen zu diesem Thema anzuzeigen, folgen Sie diesem Link: Transistor en tranchée.
Dissertationen zum Thema „Transistor en tranchée“
Geben Sie eine Quelle nach APA, MLA, Chicago, Harvard und anderen Zitierweisen an
Machen Sie sich mit Top-15 Dissertationen für die Forschung zum Thema "Transistor en tranchée" bekannt.
Neben jedem Werk im Literaturverzeichnis ist die Option "Zur Bibliographie hinzufügen" verfügbar. Nutzen Sie sie, wird Ihre bibliographische Angabe des gewählten Werkes nach der nötigen Zitierweise (APA, MLA, Harvard, Chicago, Vancouver usw.) automatisch gestaltet.
Sie können auch den vollen Text der wissenschaftlichen Publikation im PDF-Format herunterladen und eine Online-Annotation der Arbeit lesen, wenn die relevanten Parameter in den Metadaten verfügbar sind.
Sehen Sie die Dissertationen für verschiedene Spezialgebieten durch und erstellen Sie Ihre Bibliographie auf korrekte Weise.
1
Gay, Roméric. "Développement de composants analogiques embarqués dans des microcontrôleurs destinés à l'Internet des Objets (loT)." Electronic Thesis or Diss., Aix-Marseille, 2022. http://www.theses.fr/2022AIXM0218.
Der volle Inhalt der QuelleAnnotation:
L’objectif de ces travaux de thèse a été d'améliorer les performances, le coût et la surface de silicium occupés par un microcontrôleur fabriqué sur la base d’une technologie mémoire embarquée CMOS (eNVM) 40 nm. Ces améliorations ont été réalisées grâce au développement de nouvelles architectures de transistors adaptées au besoin du marché de l’IoT. Dans une première partie, le contexte dans lequel s’inscrit cette thèse est exposé par la présentation des limites technologiques et économiques de technologie CMOS. Dans une deuxième partie, le procédé de fabrication eNVM ainsi que l’architecture et le mode de fonctionnement d’un nouveau composant, appelé transistor triple grille, ont été présentés. Sur la base de cette nouvelle architecture, composée de grilles de contrôle indépendantes, différents transistors multigrilles ont été fabriqués. Par la même occasion, leur comportement électrique a été analysé. Dans la continuité, des études de fiabilité, portant notamment sur les oxydes de grilles, ont été menées. L’objectif de ces études a été d’étudier l’impact d’une contrainte électrique, appliquée sur une grille du transistor, sur les autres grilles non soumises à cette même contrainte. Des caractérisations électriques ainsi que des simulations TCAD, ont permis d’améliorer la compréhension des résultats obtenus. Finalement, la structure du transistor triple grille a été modélisée à l’aide d’un modèle compact de transistor de type PSP. Cette modélisation a pour objectif de permettre l’évaluation du comportement et des performances électriques de ce transistor au niveau circuit<br>The aim of this work is to improve the performance, cost and area of a microcontroller manufactured in a 40 nm CMOS embedded memory technology (eNVM), by developing new transistor architectures suitable for the IoT market. The context is first presented with a focus on the technological and economical limitations of the CMOS technology. In a second part, the eNVM manufacturing process as well as the architecture and operation mode of a new component called triple gate transistor are presented. Based on this new architecture which provides independent control gates, various multigate transistors are manufactured and their electrical behaviour is analysed. Reliability studies are then carried out, to assess the reliability of the gate’s oxides. The objective is to study the impact of an electrical stress applied to one transistor gate on the gates not subject to this same stress. Electrical characterizations and TCAD simulations are also conducted to improve the understanding. Finally, the structure of the triple gate transistor is modelled using a compact PSP transistor model. The aim is to evaluate the behaviour but also the electrical performance of this transistor at the circuit level
2
Ramadout, Benoit. "Capteurs d’images CMOS à haute résolution à Tranchées Profondes Capacitives." Thesis, Lyon 1, 2010. http://www.theses.fr/2010LYO10068.
Der volle Inhalt der QuelleAnnotation:
Les capteurs d'images CMOS ont connu au cours des six dernières années une réduction de la taille des pixels d'un facteur quatre. Néanmoins, cette miniaturisation se heurte à la diminution rapide du signal maximal de chaque pixel et à l'échange parasite entre pixels (diaphotie). C'est dans ce contexte qu'a été développé le Pixel à Tranchées Profondes Capacitives et Grille de Transfert verticale (pixel CDTI+VTG). Basé sur la structure d'un pixel « 4T », il intègre une isolation électrique par tranchées, une photodiode profonde plus volumineuse et une grille verticale permettant le stockage profond et le transfert des électrons. Des procédés de fabrication permettant cette intégration spécifique ont tout d'abord été développés. Parallèlement, une étude détaillée des transistors du pixel, également isolés par CDTI a été menée. Ces tranchées capacitives d'isolation actionnées en tant que grilles supplémentaires ouvrent de nombreuses applications pour un transistor multi-grille compatible avec un substrat massif. Un démonstrateur de 3MPixels intégrant des pixels d'une taille de 1.75*1.75 μm² a été réalisé dans une technologie CMOS 120 nm. Les performances de ce capteur ont pu être déterminées, en particulier en fonction de la tension appliquée aux CDTI. Un bas niveau de courant d'obscurité a tout particulièrement été obtenu grâce à la polarisation électrostatique des tranchées d'isolation<br>CMOS image sensors showed in the last few years a dramatic reduction of pixel pitch. However pitch shrinking is increasingly facing crosstalk and reduction of pixel signal, and new architectures are now needed to overcome those limitations. Our pixel with Capacitive Deep Trench Isolation and Vertical Transfer Gate (CDTI+VTG) has been developed in this context. Innovative integration of polysilicon-filled deep trenches allows high-quality pixel isolation, vertically extended photodiode and deep vertical transfer ability. First, specific process steps have been developed. In parallel, a thorough study of pixel MOS transistors has been carried out. We showed that capacitive trenches can be also operated as extra lateral gates, which opens promising applications for a multi-gate transistor compatible with CMOS-bulk technology. Finally, a 3MPixel demonstrator integrating 1.75*1.75 μm² pixels has been realized in a CMOS 120 nm technology. Pixel performances could be measured and exploited. In particular, a low dark current level could be obtained thanks to electrostatic effect of capacitive isolation trenches
3
Morancho, Frédéric. "Le transistor MOS de puissance à tranchées : modélisation et limites de performances." Phd thesis, Université Paul Sabatier - Toulouse III, 1996. http://tel.archives-ouvertes.fr/tel-00165581.
Der volle Inhalt der QuelleAnnotation:
Ce mémoire traite de la modélisation et de l'évaluation des performances d'un nouveau composant de puissance, le transistor MOS à tranchées. Plus précisément, on présente tout d'abord l'évolution des structures MOS de puissance basse tension depuis les années 70 jusqu'au transistor MOS à tranchées dont les principales propriétés sont énumérées. On réalise ensuite une étude des mécanismes - analyse statique à l'état passant et à l'état bloqué, analyse dynamique - intervenant dans les diverses zones du composant. Sur la base de cette étude, on établit un modèle de ce transistor pour le logiciel de simulation des circuits SPICE. Les procédures d'acquisition des paramètres de ce modèle sont précisées. Ce modèle ainsi obtenu est ensuite validé sur deux familles de divers composants MOS de puissance industriels. Enfin, les limites de performances statiques et dynamiques des transistors VDMOS et MOS à tranchées sont étudiées et comparées. Il est principalement montré que, dans le domaine des basses tensions, le transistor MOS à tranchées affiche des performances supérieures au transistor VDMOS en termes de résistance passante spécifique et de densité d'intégration. Les études analytiques et les simulations bidimensionnelles des deux types de composants montrent également que cette supériorité est appelée à s'accroître dans les années à venir.
4
Tavernier, Aurélien. "Développement d'un procédé innovant pour le remplissage des tranchées d'isolation entre transistors des technologies CMOS avancées." Phd thesis, Université de Grenoble, 2014. http://tel.archives-ouvertes.fr/tel-00987019.
Der volle Inhalt der QuelleAnnotation:
Réalisées au début du processus de fabrication des circuits intégrés, les tranchées d'isolation permettent d'éviter les fuites de courant latérales qui pourraient avoir lieu entre les transistors. Les tranchées sont remplies par un film d'oxyde de silicium réalisé par des procédés de dépôt chimiques en phase vapeur (aussi appelés CVD). Le remplissage des tranchées est couramment réalisé par un procédé CVD à pression sub-atmosphérique (SACVD TEOS/O3). Cependant, la capacité de remplissage de ce procédé pour les nœuds technologiques CMOS 28 nm et inférieurs est dégradée à cause de profils trop verticaux dans les tranchées. Cela induit la formation de cavités dans l'oxyde et entraine des courts-circuits. Afin de pallier ce problème, une nouvelle stratégie de remplissage en trois étapes est proposée pour la technologie CMOS 14 nm. Dans la première étape, un film mince d'oxyde est déposé dans les tranchées. Puis, dans la deuxième étape, les flancs du film sont gravés à l'aide d'un procédé de gravure innovant, basé sur un plasma délocalisé de NF3/NH3, permettant de créer une pente favorable au remplissage final réalisé au cours de la troisième étape. Le développement de cette nouvelle stratégie de remplissage s'est déroulé selon plusieurs axes. Tout d'abord, le procédé de dépôt a été caractérisé afin de sélectionner les conditions optimales pour la première étape de la stratégie. Puis, le procédé de gravure innovant a été caractérisé en détail. L'influence des paramètres de gravure a été étudiée sur pleine plaque et sur plaques avec motifs afin de comprendre les mécanismes de gravure et de changement de pente dans les tranchées. Enfin, dans un troisième temps, la stratégie de remplissage a été développée et intégrée pour la technologie CMOS 14 nm. Nous montrons ainsi qu'il est possible de contrôler le changement de pente avec les conditions de gravure et que cette stratégie permet un remplissage des tranchées d'isolation sans cavités.
5
Marron, Dominique. "Etude des transistors à grille flottante et application à la conception d'une mémoire reconfigurable intégrée sur tranche." Grenoble 1, 1989. http://www.theses.fr/1989GRE10080.
Der volle Inhalt der QuelleAnnotation:
Afin d'accroitre la complexite des composants electroniques, leur architecture utilise des elements redondants. On pallie ainsi les problemes de rendements. Cette these traite d'un element de reconfiguration, le transistor a grille flottante, et de sa programmation par un faisceau d'electrons. Les conditions de programmation, la tenue dans le temps de la charge deposee ainsi que les problemes pratiques rencontres sont etudies. Ce transistor est ensuite utilise dans la conception d'une memoire sram de 4. 5 mbit reconfigurable integree sur une tranche d=100. Les contraintes pratiques et l'architecture sont exposees de meme que la partie realisation et test. Cette etude est en fait une etude de faisabilite pour des circuits de type wsi industriels
6
Theolier, Loïc. "Conception de transistor MOS haute tension (1200 volts) pour l'électronique de puissance." Phd thesis, Université Paul Sabatier - Toulouse III, 2008. http://tel.archives-ouvertes.fr/tel-00377784.
Der volle Inhalt der QuelleAnnotation:
Les composants actifs des convertisseurs de puissance empoyés pour la traction ferroviaire 1200 volts sont actuellement des IGBTs. Ceux-ci sont handicapés par leurs pertes en commutation et leur emballement thermique. L'utilisation de transistors MOS de puissance permettrait de pallier ces inconvénients. Néanmoins, à ces niveaux de tension, les transistors MOS sont pénalisés par leur compromis "tenue en tension/résistance passante spécifique". Dans le cadre de ces travaux de thèse, nous avons étudié différents principes pour concevoir une nouvelle structure MOS performante. Nous avons arrêté notre choix sur une structure se basant sur le concept de la superjonction, réalisé par gravure profonde et diffusion de bore. Théoriquement, cette structure atteint 13 mOcm2 pour 1200 V. Une grande partie des travaux de recherche a consisté à optimiser cette structure. Pour cela, nous avons étudié l'influence des paramètres technologiques et géométriques sur le compromis "tenue en tension/résistence passante spécifique". Nous avons également développé une terminaison innovante afin d'assurer la tenue en tension du composant. Il a ensuite fallu identifier les étapes critiques du procédé de fabrication. A partir de ces résultats, nous avons réalisé une diode 1200 V qui nous a permis de valider certaines briques technologiques.
7
Carbonero, Jean-Louis. "Développement des méthodes de mesures en hyperfréquences sur tranches de silicium et application à la caractérisation des technologies CMOS et BICMOS sub-microniques." Grenoble INPG, 1996. http://www.theses.fr/1996INPG0051.
Der volle Inhalt der QuelleAnnotation:
La reduction spectaculaire des dimensions des transistors bipolaires et mosfet en technologies cmos et bicmos s'est accompagnee d'une croissance des densites d'integration et surtout d'une augmentation tout aussi spectaculaire des performances de ces transistors. Des frequences de transition de 20 ghz sont aujourd'hui atteintes pour des technologies silicium sub-microniques en phase industrielle. Ces technologies sont appelees a jouer un role important pour la realisation de circuits integres radiofrequences et hyperfrequences. En raison des performances dynamiques toujours plus grandes de ces transistors, les mesures de parametres s et du facteur de bruit, dans le domaine des hyperfrequences ont ete introduites pour le developpement de ces nouvelles technologies et la construction des modeles de dispositifs passifs et actifs, indispensables a la conception des circuits integres analogiques hyperfrequences. Les methodes de mesures hyperfrequences, realisees a l'aide d'analyseurs vectoriels de reseaux, et de caracterisation du facteur de bruit des transistors sont presentees dans une approche de test industriel. Les etapes de mesure, de calibrage et de correction, specifiquement appliquees a la caracterisation des technologies cmos et bicmos sur tranche de silicium, ont ete automatisees et decrites ainsi que les outils necessaires a cette caracterisation. Les resultats d'extraction des frequences de transition, des frequences maximales d'oscillation et des parametres de modeles des dispositifs actifs tels que les transistors bipolaires et mosfet, mais aussi les resultats de caracterisation d'elements passifs tels que les inductances ou les lignes de transmission sont presentes pour les technologies avancees cmos et bicmos 0,7 et 0,5 um
8
Letourneau, Pascal. "Etude et réalisation du transistor à base perméable en technologie microélectronique silicium et évaluation en hyperfréquence." Grenoble 1, 1990. http://www.theses.fr/1990GRE10039.
Der volle Inhalt der QuelleAnnotation:
Le transistor a base permeable (tbp) est un dispositif electronique dont la principale caracteristique est une base metallique enterree dans un substrat semi-conducteur. Cette these presente la premiere realisation de tbp silicium entierement compatible avec des procedes de fabrication de dispositif mos (metla-oxyde-semiconducteur). Cette compatibilite est obtenue au moyen d'une technologie tranchees. Un siliciure autoaligne est utilise, formant avec le semi-conducteur un contact de type schottky (la base), et un contact ohmique (l'emetteur). La premiere generation de dispositifs de largeur de grille legerement submicronique, a permis d'effecteur des mesures hyperfrequence qui ont donne des frequences de coupure de l'ordre du ghz. Nous avons ensuite defini une seconde generation de transistors, de largeur de grille egale a 0,3 m, et directement testables (en statique et en dynamique) sans report de contact. Nous avons obtenu une frequence maximum de 3 ghz, resultat essentiellement limite par la capacite tres importante de la diode base-collectedur. Ces mesures permettent de remonter aux parametres du dispositif intrinseque et d'extrapoler une frequence maximum de 26 ghz
9
Melul, Franck. "Développement d'une nouvelle génération de point mémoire de type EEPROM pour les applications à forte densité d'intégration." Electronic Thesis or Diss., Aix-Marseille, 2022. http://www.theses.fr/2022AIXM0266.
Der volle Inhalt der QuelleAnnotation:
L’objectif de ces travaux de thèse a été de développer une nouvelle génération de point mémoire de type EEPROM pour les applications à haute fiabilité et à haute densité d’intégration. Dans un premier temps, une cellule mémoire très innovante développée par STMicroelectronics – eSTM (mémoire à stockage de charges de type Splitgate avec transistor de sélection vertical enterré) – a été étudiée comme cellule de référence. Dans une deuxième partie, dans un souci d’améliorer la fiabilité de la cellule eSTM et de permettre une miniaturisation plus agressive de la cellule EEPROM, une nouvelle architecture mémoire a été proposée : la cellule BitErasable. Elle a montré une excellente fiabilité et a permis d’apporter des éléments de compréhension sur les mécanismes de dégradation présents dans ces dispositifs mémoires à transistor de sélection enterré. Cette nouvelle architecture offre de plus la possibilité d’effacer les cellules d’un plan mémoire de façon individuelle : bit à bit. Conscient du grand intérêt que présente l’effacement bit à bit, un nouveau mécanisme d’effacement pour injection de trous chauds a été proposé pour la cellule eSTM. Il a montré des performances et un niveau de fiabilité parfaitement compatible avec les exigences industrielles des applications Flash-NOR<br>The objective of this thesis was to develop a new generation of EEPROM memory for high reliability and high density applications. First, an innovative memory cell developed by STMicroelectronics - eSTM (Split-gate charge storage memory with buried vertical selection transistor) - was studied as a reference cell. In a second part, to improve the reliability of the eSTM cell and to allow a more aggressive miniaturization of the EEPROM cell, a new memory architecture has been proposed: the BitErasable cell. It showed an excellent reliability and allowed to bring elements of under-standing on the degradation mechanisms present in these memory devices with buried selection transistor. This new architecture also offers the possibility to individually erase cells in a memory array: bit by bit. Aware of the great interest of bit-by-bit erasing, a new erasing mechanism by hot hole injection has been proposed for the eSTM cell. It has shown performances and a level of reliability perfectly compatible with the industrial requirements of Flash-NOR applications
10
Théolier, Loïc. "Conception de transistors MOS haute tension (1200 Volts) pour l'électronique de puissance." Toulouse 3, 2008. http://thesesups.ups-tlse.fr/539/.
Der volle Inhalt der QuelleAnnotation:
Les composants actifs des convertisseurs de puissance employés pour la traction ferroviaire 1200 Volts sont actuellement des IGBTs. Ceux-ci sont handicapés par leurs pertes en commutation et leur emballement thermique. L'utilisation de transistors MOS de puissance permettrait de pallier ces inconvénients. Néanmoins, à ces niveaux de tension, les transistors MOS sont pénalisés par leur compromis " tenue en tension / résistance passante spécifique ". Dans le cadre de ces travaux de thèse, nous avons étudié différents principes pour concevoir une nouvelle structure MOS performante. Nous avons arrêté notre choix sur une structure se basant sur le concept de la Superjonction, réalisée par gravure profonde et diffusion de bore. Théoriquement, cette structure atteint 13 m?. Cm2 pour 1200 V. Une grande partie des travaux de recherche a consisté à optimiser cette structure. Pour cela, nous avons étudié l'influence des paramètres technologiques et géométriques sur le compromis " tenue en tension / résistance passante spécifique ". Nous avons également développé une terminaison innovante afin d'assurer la tenue en tension du composant. Il a ensuite fallu identifier les étapes critiques du procédé de fabrication. À partir de ces résultats, nous avons réalisé une diode 1200 V qui nous a permis de valider certaines briques technologiques<br>IGBTs are currently used in rail train 1200 Volts power converter. These are disabled by important switch losses and thermal surge. Substitute IGBTs by power MOSFETs would enable to overcome these drawbacks. However, in this voltage range, MOSFETs are penalized by the "Breakdown voltage / On-state resistance" trade-off. As part of this thesis works, we have studied many principles to invent a new powerful MOSFET structure. We have chosen a Superjunction structure, made by deep trench etching and boron diffusion. Theoretically, this structure exhibits 13 m?. Cm2 for 1200 V. The main part of the work was to optimize this structure. For this, we have studied many technological parameter's influence on "Breakdown voltage / On-state resistance" the trade-off. We have developed a new innovated junction termination in order to sustain the desired breakdown voltage. It was necessary to identify the process critical steps. From this point, we have fabricated a 1200 V diode which enabled to validate some of these steps
11
Durand, Cédric. "Développement de résonateurs électromécaniques en technologie Silicon On Nothing, à détection capacitive et amplifiée par transistor MOS, en vue d’une co-intégration permettant d’adresser une application de référence de temps." Electronic Thesis or Diss., Lille 1, 2009. http://www.theses.fr/2009LIL10008.
Der volle Inhalt der QuelleAnnotation:
Les résonateurs électromécaniques (MEMS), de part leurs bonnes performances, leur petite taille, ou encore leurs possibilités d'intégration au plus proche des transistors, présentent un fort potentiel pour le remplacement des quartz dans les applications de référence de temps. Dans ce contexte, nous proposons de développer des résonateurs électromécaniques en vue d'une intégration « front-end », pour la réalisation d'oscillateurs intégrés. Ainsi, nous avons fabriqué des démonstrateurs à partir des briques de base de la technologie CMOS Silicon On Nothing, en phase de R&D à STMicroe!ectronlcs. Du fait de la petite taille des composants, nous avons utilisé un transistor à grille résonante pour amplifier la détection de la résonance. Ainsi, des développements technologiques spécifiques ont permis de fabriquer des résonateurs et leur transistor de détection. La conception des dispositifs a été réalisée à partir du développement d'un modèle électromécanique des résonateurs. Ce modèle est compatible avec les outils de design et peut alors aider à la conception de l'oscillateur MEMS. Nous avons ensuite montré le bon fonctionnement des résonateurs fabriqués, ainsi que celui de l'amplification induite par la détection MOS. Cette démonstration constitue une première, prouvant la fonctionnalité de la détection MOS pour un composant de petite taille, vibrant dans le plan du substrat. Enfin, nous avons validé le modèle électromécanique à partir d'autres modèles ainsi qu'avec les mesures des composants fabriqués. En termes de perspectives, le recours à diverses améliorations permettrait d'obtenir des dispositifs compatibles avec la réalisation d'un oscillateur performant et co-intégré<br>Due to good performances, small size, or either integration possibilities very close to transistors,electromechanical resonators offer a strong potential for quartz replacement in time reference applications. In this context, we propose to develop electromechanical resonators in a perspective of a front-end integration, for the realization of integrated oscillators. The fabricated demonstrators are based on the Silicon On Nothing CMOS technology, under R&D at STMicroelectronics. Due to the small size of the studied components, a resonant gate transistor was used to amplify the resonance detection. Specific technological developments enabled the fabrication of both resonator and detection transistor. Device conception was made by the use of an electromechanical resonator model, developed during the study. Thurthermore, the model is compatible with design tools, making it usefull for MEMS oscillator conception.Then, we demonstrated resonator and MOSFET detection amplification well-functionning on the fabricated devices.This is the first demonstration of MOSFET detection functionality for a small size and in-plane vibrating component. Finally, the electromechanical model was validated with other models and measurements. In terms of perspectives, the use of various design or technology improvements could able the access to devices compatible with the realization of a high perfromances and co-integrated oscillator
12
Pinel, Stéphane. "Conception et réalisation d'assemblages 3D ultra-compacts par empilement de structures amincies." Toulouse 3, 2000. http://www.theses.fr/2000TOU30138.
Der volle Inhalt der QuelleAnnotation:
La fabrication de systemes miniaturises de plus en plus complexes et les exigences croissantes en termes de minimisation du volume, du poids, de la longueur des interconnexions, ont suscite le developpement de nouvelles techniques d'interconnexions et d'encapsulation telles que les assemblages tri-dimensionnels (mcm-3d). Leurs limitations peuvent etre repoussees grace a l'utilisation de substrats multi-puces silicium (mcm-si) permettant une plus grande densite d'interconnexions et grace a l'empilement de puces ultra-minces (10 a 20 m d'epaisseur). Le travail de cette these a ete de concevoir et realiser un assemblage 3d ultra compact par empilement de puces microelectroniques amincies. Apres avoir defini clairement la topologie et les caracteristiques de ce type d'assemblage, nous avons elabore une technique d'amincissement de substrat adaptee a nos besoins : le polissage mecano-chimique. Nous avons ainsi pu etablir un procede d'amincissement de puces de 1 cm 2 fiable et reproductible, jusqu'a des epaisseurs de 15m, a +/1m. Une technique originale a ete developpee permettant le maintien de puces aussi minces lors du rodage et lors du transfert et report sur le substrat hote recevant les differents niveaux de l'assemblage. L'influence de l'amincissement sur des dispositifs tels que des transitors mos et bipolaires a montre qu'il n'y avait pas de degradation significative des caracteristiques electriques. L'interconnexion des puces amincies et empilees a suscite une etude et une adaptation de la technologie mcm-d : realisation de vias metalliques de 10m, planarisation des niveaux par depot de benzocuclobutene jusqu'a 12m. Enfin, une analyse des comportements thermomecanique et thermique a permis d'extraire des regles de conception sur lesquelles la realisation technologique d'un prototype s'est appuyee, demontrant ainsi la faisabilite de ce type d'assemblage.
13
Maglie, Rodolphe de. "Modélisation de différentes technologies de transistors bipolaires à grille isolée pour la simulation d'applications en électronique de puissance." Toulouse 3, 2007. https://tel.archives-ouvertes.fr/tel-00153597.
Der volle Inhalt der QuelleAnnotation:
L'analyse et la conception des systèmes en électronique de puissance nécessitent la prise en compte de phénomènes complexes propres à chaque composant du système mais aussi en accord avec son environnement. La description précise du comportement d'un système passe par la simulation utilisant des modèles suffisamment précis de tous ces composants. Dans notre étude, les modèles basés sur la physique des semiconducteurs permettent de décrire le comportement de la charge stockée dans la base large et peu dopée des composants bipolaires. Cette description fine est indispensable à la bonne précision de nos modèles car l'évolution des porteurs dans la base est indissociable du comportement en statique et en dynamique du composant. Ainsi, les modèles physiques analytiques de diode PiN mais surtout d'IGBT NPT ou PT, ayant une technologie de grille 'planar' ou à tranchées sont présentés puis validés. La modélisation de systèmes complexes en électronique de puissance est abordée au travers de deux études. La première concerne l'association des modèles de semiconducteurs avec des modèles de la connectique dans un module de puissance du commerce (3300V /1200A). Une analyse sur les déséquilibres en courant entre les différentes puces en parallèle est donnée. La seconde présente une architecture innovante issue de l'intégration fonctionnelle. Cette architecture faibles pertes permet d'améliorer le compromis chute de tension à l'état passant/ énergie de commutation à l'ouverture inhérent aux composants IGBT. Sa réalisation technologique est présentée au travers de mesure<br>Analysis and systems design in power electronics must taking into account of specific complex phenomena to each components of the system but also in agreement with its environment. Accurate description of a system needs for simulations sufficiently accurate models of all its components. In our study, the models based on the semiconductor physics make it possible to describe the behavior of the stored charge in the deep and low doped base in the bipolar devices. This fine description is essential to the good precision of our models because the evolution of the carriers in the base is indissociable of the in static and dynamic behaviors of the component. Thus, the analytical physical models of PiN diode, NPT or PT IGBT with planar or trench gate structure are presented then validated. The modeling of complex systems in power electronics is approached through two studies. The first deals with to the association of our semiconductor models and wiring model of an industrial power module (3300V /1200A). An analysis on imbalances between the different chips in parallel is given. The second study presents a innovating architecture resulting from the functional integration. This low losses improve the tradeoff between on-state drop voltage and turn-off transient energy in IGBT component. Its technological realization is presented through measurements
14
Durand, Cédric. "Développement de résonateurs électromécaniques en technologie Silicon On Nothing, à détection capacitive et amplifiée par transistor MOS, en vue d’une co-intégration permettant d’adresser une application de référence de temps." Thesis, Lille 1, 2009. http://www.theses.fr/2009LIL10008/document.
Der volle Inhalt der QuelleAnnotation:
Les résonateurs électromécaniques (MEMS), de part leurs bonnes performances, leur petite taille, ou encore leurs possibilités d'intégration au plus proche des transistors, présentent un fort potentiel pour le remplacement des quartz dans les applications de référence de temps. Dans ce contexte, nous proposons de développer des résonateurs électromécaniques en vue d'une intégration « front-end », pour la réalisation d'oscillateurs intégrés. Ainsi, nous avons fabriqué des démonstrateurs à partir des briques de base de la technologie CMOS Silicon On Nothing, en phase de R&D à STMicroe!ectronlcs. Du fait de la petite taille des composants, nous avons utilisé un transistor à grille résonante pour amplifier la détection de la résonance. Ainsi, des développements technologiques spécifiques ont permis de fabriquer des résonateurs et leur transistor de détection. La conception des dispositifs a été réalisée à partir du développement d'un modèle électromécanique des résonateurs. Ce modèle est compatible avec les outils de design et peut alors aider à la conception de l'oscillateur MEMS. Nous avons ensuite montré le bon fonctionnement des résonateurs fabriqués, ainsi que celui de l'amplification induite par la détection MOS. Cette démonstration constitue une première, prouvant la fonctionnalité de la détection MOS pour un composant de petite taille, vibrant dans le plan du substrat. Enfin, nous avons validé le modèle électromécanique à partir d'autres modèles ainsi qu'avec les mesures des composants fabriqués. En termes de perspectives, le recours à diverses améliorations permettrait d'obtenir des dispositifs compatibles avec la réalisation d'un oscillateur performant et co-intégré<br>Due to good performances, small size, or either integration possibilities very close to transistors,electromechanical resonators offer a strong potential for quartz replacement in time reference applications. In this context, we propose to develop electromechanical resonators in a perspective of a front-end integration, for the realization of integrated oscillators. The fabricated demonstrators are based on the Silicon On Nothing CMOS technology, under R&D at STMicroelectronics. Due to the small size of the studied components, a resonant gate transistor was used to amplify the resonance detection. Specific technological developments enabled the fabrication of both resonator and detection transistor. Device conception was made by the use of an electromechanical resonator model, developed during the study. Thurthermore, the model is compatible with design tools, making it usefull for MEMS oscillator conception.Then, we demonstrated resonator and MOSFET detection amplification well-functionning on the fabricated devices.This is the first demonstration of MOSFET detection functionality for a small size and in-plane vibrating component. Finally, the electromechanical model was validated with other models and measurements. In terms of perspectives, the use of various design or technology improvements could able the access to devices compatible with the realization of a high perfromances and co-integrated oscillator
15
De, Maglie Rodolphe. "Modélisation de différentes technologies de transistors bipolaires à grille isolée pour la simulation d'applications en électronique de puissance." Phd thesis, Université Paul Sabatier - Toulouse III, 2007. http://tel.archives-ouvertes.fr/tel-00153597.
Der volle Inhalt der QuelleAnnotation:
L'analyse et la conception des systèmes en électronique de puissance nécessitent la prise en compte de phénomènes complexes propres à chaque composant du système mais aussi en accord avec son environnement. La description précise du comportement d'un système passe par la simulation utilisant des modèles suffisamment précis de tous ces composants. Dans notre étude, les modèles basés sur la physique des semiconducteurs permettent de décrire le comportement de la charge stockée dans la base large et peu dopée des composants bipolaires. Cette description fine est indispensable à la bonne précision de nos modèles car l'évolution des porteurs dans la base est indissociable du comportement en statique et en dynamique du composant. Ainsi, les modèles physiques analytiques de diode PiN mais surtout d'IGBT NPT ou PT, ayant une technologie de grille 'planar' ou à tranchées sont présentés puis validés. La modélisation de systèmes complexes en électronique de puissance est abordée au travers de deux études. La première concerne l'association des modèles de semiconducteurs avec des modèles de la connectique dans un module de puissance du commerce (3300V /1200A). Une analyse sur les déséquilibres en courant entre les différentes puces en parallèle est donnée. La seconde présente une architecture innovante issue de l'intégration fonctionnelle. Cette architecture faibles pertes permet d'améliorer le compromis chute de tension à l'état passant/ énergie de commutation à l'ouverture inhérent aux composants IGBT. Sa réalisation technologique est présentée au travers de mesure.