Zeitschriftenartikel zum Thema „Spacers gate“
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Weng, Chun Jen. „Etching Effects of Nanotechnology Fabrication on CMOS Transistor Gate Wafer Manufacturing Process Integration“. Advanced Materials Research 154-155 (Oktober 2010): 938–41. http://dx.doi.org/10.4028/www.scientific.net/amr.154-155.938.
Der volle Inhalt der QuelleWeng, Chun Jen. „Etching Process Effects of CMOS Transistor Gate Manufacturing Nanotechnology Fabrication Integration“. Applied Mechanics and Materials 83 (Juli 2011): 91–96. http://dx.doi.org/10.4028/www.scientific.net/amm.83.91.
Der volle Inhalt der QuelleWylie, Ian W., und N. Garry Tarr. „A new approach to gate/n− overlapped lightly doped drain structures: added gate after implantation of n− (AGAIN)“. Canadian Journal of Physics 69, Nr. 3-4 (01.03.1991): 174–76. http://dx.doi.org/10.1139/p91-027.
Der volle Inhalt der QuelleKumar, Padakanti Kiran, Bukya Balaji und Karumuri Srinivasa Rao. „Design and analysis of asymmetrical low-k source side spacer halo doped nanowire metal oxide semiconductor field effect transistor“. International Journal of Electrical and Computer Engineering (IJECE) 13, Nr. 3 (01.06.2023): 3519. http://dx.doi.org/10.11591/ijece.v13i3.pp3519-3529.
Der volle Inhalt der QuelleWostyn, Kurt, Karine Kenis, Hans Mertens, Adrian Vaisman Chasin, Andriy Hikavyy, Frank Holsteyns und Naoto Horiguchi. „Low Temperature SiGe Steam Oxide - Aqueous Hf and NH3/NF3 Remote Plasma Etching and its Implementation as Si GAA Inner Spacer“. Solid State Phenomena 282 (August 2018): 126–31. http://dx.doi.org/10.4028/www.scientific.net/ssp.282.126.
Der volle Inhalt der QuelleGuo, Mengxue, Weifeng Lü, Ziqiang Xie, Mengjie Zhao, Weijie Wei und Ying Han. „Effects of Symmetric and Asymmetric Double-Layer Spacers on a Negative-Capacitance Nanosheet Field-Effect Transistor“. Journal of Nanoelectronics and Optoelectronics 17, Nr. 6 (01.06.2022): 873–82. http://dx.doi.org/10.1166/jno.2022.3266.
Der volle Inhalt der QuelleDurfee, Curtis, Ivo Otto IV, Subhadeep Kal, Shanti Pancharatnam, Matthew Flaugh, Toshiki Kanaki, Matthew Rednor et al. „Epi Source-Drain Damage Mitigation During Channel Release of Stacked Nanosheet Gate-All-Around Transistors“. ECS Transactions 112, Nr. 1 (29.09.2023): 45–52. http://dx.doi.org/10.1149/11201.0045ecst.
Der volle Inhalt der QuelleConvertino, Clarissa, Cezar Zota, Heinz Schmid, Daniele Caimi, Marilyne Sousa, Kirsten Moselund und Lukas Czornomaz. „InGaAs FinFETs Directly Integrated on Silicon by Selective Growth in Oxide Cavities“. Materials 12, Nr. 1 (27.12.2018): 87. http://dx.doi.org/10.3390/ma12010087.
Der volle Inhalt der QuelleLi, Junjie, Yongliang Li, Na Zhou, Wenjuan Xiong, Guilei Wang, Qingzhu Zhang, Anyan Du et al. „Study of Silicon Nitride Inner Spacer Formation in Process of Gate-all-around Nano-Transistors“. Nanomaterials 10, Nr. 4 (20.04.2020): 793. http://dx.doi.org/10.3390/nano10040793.
Der volle Inhalt der QuelleBacquié, Valentin, Aurélien Tavernier, François Boulard, Olivier Pollet und Nicolas Possémé. „Gate spacers etching of Si3N4 using cyclic approach for 3D CMOS devices“. Journal of Vacuum Science & Technology A 39, Nr. 3 (Mai 2021): 033005. http://dx.doi.org/10.1116/6.0000871.
Der volle Inhalt der QuelleKalarickal, Nidhin Kurian, Ashok Dheenan, Joe F. McGlone, Sushovan Dhara, Mark Brenner, Steven A. Ringel und Siddharth Rajan. „Demonstration of self-aligned β-Ga2O3 δ-doped MOSFETs with current density >550 mA/mm“. Applied Physics Letters 122, Nr. 11 (13.03.2023): 113506. http://dx.doi.org/10.1063/5.0131996.
Der volle Inhalt der QuelleNarula, Mandeep Singh, und Archana Pandey. „Performance Evaluation of Stacked Gate Oxide/High K Spacers Based Gate All Around Device Architectures at 10 nm Technology Node“. Silicon 14, Nr. 5 (20.01.2022): 2397–407. http://dx.doi.org/10.1007/s12633-022-01685-9.
Der volle Inhalt der QuelleGu, Jie, Qingzhu Zhang, Zhenhua Wu, Jiaxin Yao, Zhaohao Zhang, Xiaohui Zhu, Guilei Wang et al. „Cryogenic Transport Characteristics of P-Type Gate-All-Around Silicon Nanowire MOSFETs“. Nanomaterials 11, Nr. 2 (26.01.2021): 309. http://dx.doi.org/10.3390/nano11020309.
Der volle Inhalt der QuelleMo, Fabrizio, Chiara Elfi Spano, Yuri Ardesi, Massimo Ruo Roch, Gianluca Piccinini und Marco Vacca. „NS-GAAFET Compact Modeling: Technological Challenges in Sub-3-nm Circuit Performance“. Electronics 12, Nr. 6 (21.03.2023): 1487. http://dx.doi.org/10.3390/electronics12061487.
Der volle Inhalt der QuelleHsieh, C. S., P. C. Kao, C. S. Chiu, C. H. Hon, C. C. Fan, W. C. Kung, Z. W. Wang und E. S. Jeng. „NVM Characteristics of Single-MOSFET Cells Using Nitride Spacers With Gate-to-Drain NOI“. IEEE Transactions on Electron Devices 51, Nr. 11 (November 2004): 1811–17. http://dx.doi.org/10.1109/ted.2004.836796.
Der volle Inhalt der QuelleLiu, Peng, Chuncheng Xie, Feng Zhang, Jianguo Chen und Dongmin Chen. „Elimination of Gate Leakage in GaN FETs by Placing Oxide Spacers on the Mesa Sidewalls“. IEEE Electron Device Letters 34, Nr. 10 (Oktober 2013): 1232–34. http://dx.doi.org/10.1109/led.2013.2278013.
Der volle Inhalt der Quellevan Dam, D. B., M. P. J. Peeters, C. J. Curling, R. Schroeders und M. A. Verschuuren. „Application of Printable Electronics for LCD Manufacturing: Printing of TFT Gate Layers and Pillar Spacers“. NIP & Digital Fabrication Conference 20, Nr. 1 (01.01.2004): 284–90. http://dx.doi.org/10.2352/issn.2169-4451.2004.20.1.art00065_1.
Der volle Inhalt der QuelleBeghalem, Hamida, Khadidja Aliliche und Ahmed Landoulsi. „Phylogeny and Sequence Analysis of Sulla species Based on Intergenic Spacers trnL-trnF“. South Asian Journal of Experimental Biology 11, Nr. 3 (24.05.2021): 321–26. http://dx.doi.org/10.38150/sajeb.11(3).p321-326.
Der volle Inhalt der QuelleChen, I. C., C. C. Wei und C. W. Teng. „Simple gate-to-drain overlapped MOSFETs using poly spacers for high immunity to channel hot-electron degradation“. IEEE Electron Device Letters 11, Nr. 2 (Februar 1990): 78–81. http://dx.doi.org/10.1109/55.46934.
Der volle Inhalt der QuelleJi Hun Choi, Tae Kyun Kim, Jung Min Moon, Young Gwang Yoon, Byeong Woon Hwang, Dong Hyun Kim und Seok-Hee Lee. „Origin of Device Performance Enhancement of Junctionless Accumulation-Mode (JAM) Bulk FinFETs With High-$\kappa $ Gate Spacers“. IEEE Electron Device Letters 35, Nr. 12 (Dezember 2014): 1182–84. http://dx.doi.org/10.1109/led.2014.2364093.
Der volle Inhalt der QuelleMiyashita, Toshihiko, Katsuaki Ookoshi, Akiyoshi Hatada, Keiji Ikeda, Young Suk Kim, Masatoshi Nishikawa und Hajime Kurata. „Design and Optimization of Gate Sidewall Spacers to Achieve 45 nm Ground Rule for High-Performance Applications“. Japanese Journal of Applied Physics 48, Nr. 4 (20.04.2009): 04C053. http://dx.doi.org/10.1143/jjap.48.04c053.
Der volle Inhalt der QuelleAbdula, Daner, YuJen Chiu, Brendan Marozas, Rami Khazaka, Caleb K. Miskin, Jung Soo Lee und Alexandros T. Demos. „Low-Temperature Selective Si:As Epitaxy“. ECS Transactions 114, Nr. 2 (27.09.2024): 37–46. http://dx.doi.org/10.1149/11402.0037ecst.
Der volle Inhalt der QuelleZhao, Jianli, Yilin Wang, Xiaowei Wang und Yisheng Zhang. „An Experimental Investigation of the Material Properties of the A356 Aluminum Alloy Power Fittings in the Vacuum Die-Casting Process“. Materials 17, Nr. 6 (08.03.2024): 1242. http://dx.doi.org/10.3390/ma17061242.
Der volle Inhalt der QuelleBernard, E., T. Ernst, B. Guillaumot, N. Vulliet, Tao Chuan Lim, O. Rozeau, F. Danneville et al. „First Internal Spacers' Introduction in Record High $I_{\rm ON}/I_{\rm OFF}\ \hbox{TiN/HfO}_{2}$ Gate Multichannel MOSFET Satisfying Both High-Performance and Low Standby Power Requirements“. IEEE Electron Device Letters 30, Nr. 2 (Februar 2009): 148–51. http://dx.doi.org/10.1109/led.2008.2009008.
Der volle Inhalt der QuelleHeifetz, Aviad. „Non-well-founded-Type Spaces“. Games and Economic Behavior 16, Nr. 2 (Oktober 1996): 202–17. http://dx.doi.org/10.1006/game.1996.0083.
Der volle Inhalt der QuelleHeifetz, Aviad, und Philippe Mongin. „Probability Logic for Type Spaces“. Games and Economic Behavior 35, Nr. 1-2 (April 2001): 31–53. http://dx.doi.org/10.1006/game.1999.0788.
Der volle Inhalt der QuelleRana, Ashwani K. „Impact of sidewall spacer on gate leakage behavior of nano-scale MOSFETs“. Semiconductor Physics Quantum Electronics and Optoelectronics 14, Nr. 2 (30.06.2011): 203–8. http://dx.doi.org/10.15407/spqeo14.02.203.
Der volle Inhalt der QuelleHeifetz, Aviad, und Dov Samet. „Knowledge Spaces with Arbitrarily High Rank“. Games and Economic Behavior 22, Nr. 2 (Februar 1998): 260–73. http://dx.doi.org/10.1006/game.1997.0591.
Der volle Inhalt der QuelleRANA, ASHWANI K., NAROTTAM CHAND und VINOD KAPOOR. „MODELING GATE CURRENT FOR NANO SCALE MOSFET WITH DIFFERENT GATE SPACER“. Journal of Circuits, Systems and Computers 20, Nr. 08 (Dezember 2011): 1659–75. http://dx.doi.org/10.1142/s0218126611008006.
Der volle Inhalt der QuellePark, Dong Gyu, Hyunwoo Kim und Jang Hyun Kim. „Improvement Breakdown Voltage by a Using Crown-Shaped Gate“. Electronics 12, Nr. 3 (17.01.2023): 474. http://dx.doi.org/10.3390/electronics12030474.
Der volle Inhalt der QuelleFitrianatsany, Fitrianatsany. „Harmonisasi Kehidupan Masyarakat Beragama pada Lingkungan Gated Community di Kelurahan Panggungharjo Yogyakarta“. Aceh Anthropological Journal 8, Nr. 1 (30.04.2024): 97. http://dx.doi.org/10.29103/aaj.v8i1.15986.
Der volle Inhalt der QuelleVimala, Palanichamy, und N. R. Nithin Kumar. „Comparative Analysis of Various Parameters of Tri-Gate MOSFET with High-K Spacer“. Journal of Nano Research 56 (Februar 2019): 119–30. http://dx.doi.org/10.4028/www.scientific.net/jnanor.56.119.
Der volle Inhalt der QuelleVeloso, Anabela, Geert Eneman, Eddy Simoen, Bogdan Cretu, An De Keersgieter, Anne Jourdain und Naoto Horiguchi. „(Invited, Digital Presentation) Innovations in Transistor Architecture and Device Connectivity Options for Advanced Logic Scaling“. ECS Meeting Abstracts MA2022-01, Nr. 19 (07.07.2022): 1059. http://dx.doi.org/10.1149/ma2022-01191059mtgabs.
Der volle Inhalt der QuelleKim, Hyun Woo, und Daewoong Kwon. „Analysis on Tunnel Field-Effect Transistor with Asymmetric Spacer“. Applied Sciences 10, Nr. 9 (27.04.2020): 3054. http://dx.doi.org/10.3390/app10093054.
Der volle Inhalt der QuelleSil, Monali, Sk Masum Nawaz und Abhijit Mallik. „On the performance of hafnium-oxide-based negative capacitance FinFETs, with and without a spacer“. Semiconductor Science and Technology 37, Nr. 4 (23.02.2022): 045006. http://dx.doi.org/10.1088/1361-6641/ac52b7.
Der volle Inhalt der QuelleSaxena, Raghvendra Sahai, und M. Jagadesh Kumar. „Polysilicon Spacer Gate Technique to Reduce Gate Charge of a Trench Power MOSFET“. IEEE Transactions on Electron Devices 59, Nr. 3 (März 2012): 738–44. http://dx.doi.org/10.1109/ted.2011.2176946.
Der volle Inhalt der QuelleSpiteri, Jake C., Jonathan S. Schembri und David C. Magri. „A naphthalimide-based ‘Pourbaix sensor’: a redox and pH driven AND logic gate with photoinduced electron transfer and internal charge transfer mechanisms“. New Journal of Chemistry 39, Nr. 5 (2015): 3349–52. http://dx.doi.org/10.1039/c5nj00068h.
Der volle Inhalt der QuelleMykhaylyuk, Volodymyr. „Namioka spaces, GO-spaces and an o-game“. Topology and its Applications 235 (Februar 2018): 1–13. http://dx.doi.org/10.1016/j.topol.2017.11.008.
Der volle Inhalt der QuelleRomig, Kevin. „The Upper Sonoran Lifestyle: Gated Communities in Scottsdale, Arizona“. City & Community 4, Nr. 1 (März 2005): 67–86. http://dx.doi.org/10.1111/j.1535-6841.2005.00103.x.
Der volle Inhalt der QuelleAurichi, Leandro F., und Rodrigo R. Dias. „Topological Games and Alster Spaces“. Canadian Mathematical Bulletin 57, Nr. 4 (01.12.2014): 683–96. http://dx.doi.org/10.4153/cmb-2013-048-5.
Der volle Inhalt der QuelleVANNUCCI, STEFANO. „GAME FORMATS AS CHU SPACES“. International Game Theory Review 09, Nr. 01 (März 2007): 119–38. http://dx.doi.org/10.1142/s021919890700131x.
Der volle Inhalt der QuelleDress, Andreas W. M., und Rudolf Scharlau. „Gated sets in metric spaces“. Aequationes Mathematicae 34, Nr. 1 (Februar 1987): 112–20. http://dx.doi.org/10.1007/bf01840131.
Der volle Inhalt der QuelleVassilevski, Konstantin, Irina P. Nikitina, Alton B. Horsfall, Nicolas G. Wright, Andrew J. Smith und C. Mark Johnson. „Silicon Carbide Vertical JFET with Self-Aligned Nickel Silicide Contacts“. Materials Science Forum 679-680 (März 2011): 670–73. http://dx.doi.org/10.4028/www.scientific.net/msf.679-680.670.
Der volle Inhalt der QuelleChattopadhyay, Ankush, Arpan Dasgupta, Rahul Das, Atanu Kundu und Chandan K. Sarkar. „Effect of spacer dielectric engineering on Asymmetric Source Underlapped Double Gate MOSFET using Gate Stack“. Superlattices and Microstructures 101 (Januar 2017): 87–95. http://dx.doi.org/10.1016/j.spmi.2016.11.024.
Der volle Inhalt der QuelleStone, Sally. „Gate 81:“. idea journal 14, Nr. 1 (03.07.2018): 80–95. http://dx.doi.org/10.37113/ideaj.vi0.70.
Der volle Inhalt der QuelleRao, Mukund Kadursrinivas, K. R. Sridhara Murthi und Baldev Raj. „Future Indian Space: Perspectives of Game Changers“. New Space 6, Nr. 2 (Juni 2018): 103–8. http://dx.doi.org/10.1089/space.2017.0013.
Der volle Inhalt der QuelleWucherpfennig, Claudia, und Anke Strüver. „„Es ist ja nur ein Spiel…“ – Zur Performativität geschlechtlich codierter Körper, Identitäten und Räume“. Geographische Zeitschrift 102, Nr. 3 (2014): 175–89. http://dx.doi.org/10.25162/gz-2014-0018.
Der volle Inhalt der QuelleKuang, Fengyu, Cong Li, Haokun Li, Hailong You und M. Jamal Deen. „Effect of Non-Ideal Cross-Sectional Shape on the Performance of Nanosheet-Based FETs“. Electronics 12, Nr. 16 (11.08.2023): 3419. http://dx.doi.org/10.3390/electronics12163419.
Der volle Inhalt der QuelleLi, Yu Kui, und Yun Peng Liu. „Characteristics of a Triode Field Emission Display Panel with the Suspension Gate Structure“. Materials Science Forum 663-665 (November 2010): 203–6. http://dx.doi.org/10.4028/www.scientific.net/msf.663-665.203.
Der volle Inhalt der QuelleN, Anitha, und Dr Srividya P. „Parameter Analysis of CNTFET“. International Journal of Recent Technology and Engineering (IJRTE) 8, Nr. 2 (30.07.2019): 5355–59. http://dx.doi.org/10.35940/ijrte.b2609078219.
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