Thematische Bibliographien / Puissance Chip on Chip

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Auswahl der wissenschaftlichen Literatur zum Thema „Puissance Chip on Chip“

Autor: Grafiati

Veröffentlicht am 11. Januar 2025

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Zeitschriftenartikel zum Thema "Puissance Chip on Chip"

Kim, Tae Hoon, und Job Dekker. „ChIP-chip“. Cold Spring Harbor Protocols 2018, Nr. 5 (Mai 2018): pdb.prot082636. http://dx.doi.org/10.1101/pdb.prot082636.

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Vetter, Bernhard. „Chip, Chip ... Hurra!?“ agrarzeitung 76, Nr. 42 (2021): 8. http://dx.doi.org/10.51202/1869-9707-2021-42-008.

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Wu, George, Jason T. Yustein, Matthew N. McCall, Michael Zilliox, Rafael A. Irizarry, Karen Zeller, Chi V. Dang und Hongkai Ji. „ChIP-PED enhances the analysis of ChIP-seq and ChIP-chip data“. Bioinformatics 29, Nr. 9 (01.03.2013): 1182–89. http://dx.doi.org/10.1093/bioinformatics/btt108.

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Herr, Q. P., M. S. Wire und A. D. Smith. „Ballistic SFQ signal propagation on-chip and chip-to-chip“. IEEE Transactions on Appiled Superconductivity 13, Nr. 2 (Juni 2003): 463–66. http://dx.doi.org/10.1109/tasc.2003.813901.

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Kim, Tae Hoon, und Job Dekker. „ChIP“. Cold Spring Harbor Protocols 2018, Nr. 4 (April 2018): pdb.prot082610. http://dx.doi.org/10.1101/pdb.prot082610.

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Zia, Muneeb, Chaoqi Zhang, Hyun Suk Yang, Li Zheng und Muhannad Bakir. „Chip-to-chip interconnect integration technologies“. IEICE Electronics Express 13, Nr. 6 (2016): 20162001. http://dx.doi.org/10.1587/elex.13.20162001.

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Kiermer, Veronique. „ChIP-chip put to the test“. Nature Methods 5, Nr. 4 (April 2008): 288. http://dx.doi.org/10.1038/nmeth0408-288.

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Toedling, Joern, und Wolfgang Huber. „Analyzing ChIP-chip Data Using Bioconductor“. PLoS Computational Biology 4, Nr. 11 (28.11.2008): e1000227. http://dx.doi.org/10.1371/journal.pcbi.1000227.

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Panda, Preeti Ranjan, Nikil D. Dutt und Alexandru Nicolau. „On-chip vs. off-chip memory“. ACM Transactions on Design Automation of Electronic Systems 5, Nr. 3 (Juli 2000): 682–704. http://dx.doi.org/10.1145/348019.348570.

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Zheng, Ming, Leah O. Barrera, Bing Ren und Ying Nian Wu. „ChIP-chip: Data, Model, and Analysis“. Biometrics 63, Nr. 3 (20.03.2007): 787–96. http://dx.doi.org/10.1111/j.1541-0420.2007.00768.x.

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Mehr Quellen

Dissertationen zum Thema "Puissance Chip on Chip"

Derkacz, Pawel. „Convertisseur GaN optimisé vis-à-vis de la CEM“. Electronic Thesis or Diss., Université Grenoble Alpes, 2024. http://www.theses.fr/2024GRALT067.

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Cette thèse étudie les possibilités de réduction des interférences électromagnétiques pour les convertisseurs d'électroniques de puissance utilisant des transistors GaN dans trois domaines principaux: la stratégie de contrôle, la conception des circuits imprimés ainsi que l'agencement des composants de puissance et les éléments magnétiques à haute fréquence. Sur la base d'un convertisseur Buck, l’impact de la contribution de la commutation dure et douce sur le bruit conduit généré (mode commun (CM) et mode différentiel (DM)) a été étudiée. L'effet positif de la commutation douce sur la réduction des perturbations CEM dans une gamme de fréquence spécifique a été démontré. L'impact des attributs de la conception de l'agencement a également été observé et la nécessité de l'optimiser a été soulignée. Ensuite, une étude détaillée de l'identification des éléments parasites dans un seul bras d'onduleur est présentée. Des domaines spécifiques de préoccupation ont été détaillés et examinés plus loin dans la thèse. Le flux de travail de simulation développé dans Digital Twin utilisé pour étudier l'impact des éléments de disposition individuels sur la CEM est présenté. Le banc d'essai de laboratoire utilisé pour les mesures CEM est également présenté, ainsi qu'une description des précautions nécessaires. En outre, les deux concepts clés mis en œuvre dans l'agencement - le blindage et le Power-Chip-on-Chip (PCoC) - sont présentés. Leur efficacité dans la réduction des interférences électromagnétiques de près de 20~dB a été confirmée par la simulation et l'expérimentation. Enfin, le concept d'inducteur intégré est présenté, qui peut être mis en œuvre en même temps que les solutions précédentes. L'efficacité d'un inducteur intégré planaire connecté au point central du pont a été démontrée par des études de simulation. La méthode de l'auteur pour identifier l'impédance de l'inducteur intégré et les principaux éléments parasites (en termes de CEM) a également été développée et présentée en détail. En conclusion, ce travail présente une série de solutions qui réduisent de manière significative l'EMI dans les convertisseurs à base de GaN, qui ont été validées par simulation et expérience et qui peuvent être appliquées à tous les types de convertisseurs électroniques de puissance
The thesis investigates the possibility of EMI mitigation for power electronic converters with GaN transistors in three key areas: control strategy, layout design, and integrated magnetic filter. Based on a Buck converter, the contribution of hard and soft switching to the generated conducted noise (Common Mode (CM) and Differential Mode (DM)) has been investigated. The positive effect of soft switching on EMI reduction in a specific frequency range was demonstrated. The impact of layout design attributes was also observed and the need to optimize it was highlighted. Next, a detailed study of the identification of parasitic elements in a single inverter leg is presented. Specific areas of concern were detailed and considered later in the thesis. The developed simulation workflow in Digital Twin used to study the impact of individual layout elements on EMC is presented. The laboratory test bench used for EMC measurements is also presented, together with a description of the necessary experimental precautions. Furthermore, the two key concepts implemented in the layout - shielding and Power-Chip-on-Chip (PCoC) - are presented. Their effectiveness in reducing EMI by almost 20~dB was confirmed by simulation and experiment. Finally, the Integrated Inductor concept is presented, which can be implemented together with the previous solutions. The effectiveness of a planar Integrated Inductor connected to the middle point of the bridge was demonstrated by simulation studies. The author's method for identifying the impedance of the Integrated Inductor and the key parasitic elements (in terms of EMC) has also been developed and presented in details. In conclusion, the work presents a series of solutions that significantly reduce EMI in GaN-based converters, which have been validated by simulation and experiment and can be applied to all types of power electronic converters

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Meyer, Sandra de. „Etude d'une nouvelle filière de composants HEMTs sur technologie nitrure de gallium : Conception d'une architecture flip-chip d'amplificateur distribué de puissance à très large bande“. Limoges, 2005. http://aurore.unilim.fr/theses/nxfile/default/c6724388-69b6-4017-a9a5-6408d2282ef8/blobholder:0/2005LIMO0030.pdf.

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Ces travaux se rapportent à l'étude de transistors HEMTs GaN pour l'amplification de puissance hyperfréquence. L'analyse des caractéristiques des matériaux grand gap, et plus précisément du GaN, est réalisée afin de mettre en évidence leur intérêt pour des applications d'amplification de puissance large bande. Des résultats de caractérisation et modélisation électrique de composants sont présentés. Par la suite, la méthode de modélisation hybride de composant est exposée et mise en œuvre sur différentes topologies et montages de HEMTs GaN. La finalité de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, reportés en flip-chip sur un substrat d'AlN. Il s'agit d'un premier pas vers le MMIC GaN étant donné que des capacités et résistances sont intégrées sur la puce de GaN. L'une des versions permet d'atteindre 10W sur la bande 4-18GHz avec une PAE associée de 20% à 2dB de compression
This work deals with the characterization of GaN HEMTs for RF power applications. In a first step, the properties of wide band-gap materials, and especially the GaN material, are analyzed in order to highlight their capabilities for wide band power amplifiers application. Results on characterization and linear/non-linear electrical and electromagnetic simulations, is exposed and applied to analyze different topologies and mountings of GaN HEMTs. This work is finalized with the design of wide band power amplifiers, showing a distributed architecture of cascode cells using GaN HEMTs and flip-chip mounted onto an AlN substrate. It appears as the first step toward GaN MMIC designs as capacitors and resistors are implemented on the GaN die. One version allows obtaining 10W over a 4 to 18GHz bandwidth, with an associated PAE of 20% at 2dB compression input power

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Dubois, Florentine. „Une méthodologie de conception de modèles analytiques de surface et de puissance de réseaux sur puce hautement paramétriques basée sur une méthode d’apprentissage automatique“. Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENM026/document.

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Les réseaux sur puces (SoCs - Networks-on-chip) sont apparus durant la dernière décennie en tant que solution flexible et efficace pour interconnecter le nombre toujours croissant d'éléments inclus dans les systèmes sur puces (SoCs - Systems-on-chip). Les réseaux sur puces sont en mesure de répondre aux besoins grandissants en bande-passante et en scalabilité tout en respectant des contraintes fortes de performances. Cependant, ils sont habituellement caractérisés par un grand nombre de paramètres architecturaux et d'implémentation qui forment un vaste espace de conception. Dans ces conditions, trouver une architecture de NoC adaptée aux besoins d'une plateforme précise est un problème difficile. De plus, la plupart des grands choix architecturaux (topologie, routage, qualité de service) sont généralement faits au niveau architectural durant les premières étapes du flot de conception, mais mesurer les effets de ces décisions majeures sur les performances finales du système est complexe à un tel niveau d'abstraction. Les analyses statiques (méthodes non basées sur des simulations) sont apparues pour répondre à ce besoin en méthodes d'estimations des performances des SoCs fiables et disponibles rapidement dans le flot de conception. Au vu du haut niveau d'abstraction utilisé, il est irréaliste de s'attendre à une estimation précise des performances et coûts de la puce finale. L'objectif principal est alors la fidélité (caractérisation des grandes tendances d'une métrique permettant une comparaison équitable des alternatives) plutôt que la précision. Cette thèse propose une méthodologie de modélisation pour concevoir des analyses statiques des coûts des composants des NoCs. La méthode proposée est principalement orientée vers la généralité. En particulier, aucune hypothèse n'est faite ni sur le nombre de paramètres des composants ni sur la nature des dépendances de la métrique considérée sur ces mêmes paramètres. Nous sommes alors en mesure de modéliser des composants proposant des millions de possibilités de configurations (ordre de 1e+30 possibilités de configurations) et d'estimer le coût de réseaux sur puce composés d'un grand nombre de ces composants au niveau architectural. Il est complexe de modéliser ce type de composants avec des modèles analytiques expérimentaux à cause du trop grand nombre de possibilités de configurations. Nous proposons donc un flot entièrement automatisé qui peut être appliqué tel quel à n'importe quelles architectures et technologies. Le flot produit des prédicteurs de coûts des composants des réseaux sur puce capables d'estimer les différentes métriques pour n'importe quelles configurations de l'espace de conception en quelques secondes. Le flot conçoit des modèles analytiques à grains fins sur la base de résultats obtenus au niveau porte et d'une méthode d'apprentissage automatique. Il est alors capable de concevoir des modèles présentant une meilleure fidélité que les méthodes basées uniquement sur des théories mathématiques tout en conservant leurs qualités principales (basse complexité, disponibilité précoce). Nous proposons d'utiliser une méthode d'interpolation basée sur la théorie de Kriging. La théorie de Kriging permet de minimiser le nombre d'exécutions du flot d'implémentation nécessaires à la modélisation tout en caractérisant le comportement des métriques à la fois localement et globalement dans l'espace. La méthode est appliquée pour modéliser la surface logique des composants clés des réseaux sur puces. L'inclusion du trafic dans la méthode est ensuite traitée et un modèle de puissance statique et dynamique moyenne des routeurs est conçu sur cette base
In the last decade, Networks-on-chip (NoCs) have emerged as an efficient and flexible interconnect solution to handle the increasing number of processing elements included in Systems-on-chip (SoCs). NoCs are able to handle high-bandwidth and scalability needs under tight performance constraints. However, they are usually characterized by a large number of architectural and implementation parameters, resulting in a vast design space. In these conditions, finding a suitable NoC architecture for specific platform needs is a challenging issue. Moreover, most of main design decisions (e.g. topology, routing scheme, quality of service) are usually made at architectural-level during the first steps of the design flow, but measuring the effects of these decisions on the final implementation at such high level of abstraction is complex. Static analysis (i.e. non-simulation-based methods) has emerged to fulfill this need of reliable performance and cost estimation methods available early in the design flow. As the level of abstraction of static analysis is high, it is unrealistic to expect an accurate estimation of the performance or cost of the chip. Fidelity (i.e. characterization of the main tendencies of a metric) is thus the main objective rather than accuracy. This thesis proposes a modeling methodology to design static cost analysis of NoC components. The proposed method is mainly oriented towards generality. In particular, no assumption is made neither on the number of parameters of the components nor on the dependences of the modeled metric on these parameters. We are then able to address components with millions of configurations possibilities (order of 1e+30 configuration possibilities) and to estimate cost of complex NoCs composed of a large number of these components at architectural-level. It is difficult to model that kind of components with experimental analytical models due to the huge number of configuration possibilities. We thus propose a fully-automated modeling flow which can be applied directly to any architecture and technology. The output of the flow is a NoC component cost predictor able to estimate a metric of interest for any configuration of the design space in few seconds. The flow builds fine-grained analytical models on the basis of gate-level results and a machine-learning method. It is then able to design models with a better fidelity than purely-mathematical methods while preserving their main qualities (i.e. low complexity, early availability). Moreover, it is also able to take into account the effects of the technology on the performance. We propose to use an interpolation method based on Kriging theory. By using Kriging methodology, the number of implementation flow runs required in the modeling process is minimized and the main characteristics of the metrics in space are modeled both globally and locally. The method is applied to model logic area of key NoC components. The inclusion of traffic is then addressed and a NoC router leakage and average dynamic power model is designed on this basis

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Martin, Audrey. „Etude d'une nouvelle filière de composants sur technologie nitrure de gallium. Conception et réalisation d'amplificateurs distribués de puissance large bande à cellules cascodes en montage flip-chip et technologie MMIC“. Phd thesis, Université de Limoges, 2007. http://tel.archives-ouvertes.fr/tel-00271472.

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Ces travaux de recherche se rapportent à l'étude de transistors HEMTs en Nitrure de Gallium pour l'amplification de puissance micro-onde. Une étude des caractéristique des matériaux grand gap et plus particulièrement du GaN est réaliséé afin de mettre en exergue l'adéquation de leurs propriétés pour les applications de puissance hyperfréquence telle que l'amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d'optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d'amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l'un étant reportés en flip-chip sur un substrat d'AlN, le second en technologie MMIC. La version MMIC permet d'atteindre 6.3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potetialités attendues des composants HEMTs GaN.

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Philippon-Martin, Audrey. „Étude d’une nouvelle filière de composants sur technologie nitrure de gallium : conception et réalisation d’amplificateurs distribués de puissance large bande à cellules cascodes en montage flip-chip et technologie MMIC“. Limoges, 2007. https://aurore.unilim.fr/theses/nxfile/default/862a35bd-117b-4bc6-b2a0-044747ee2ff7/blobholder:0/2007LIMO4025.pdf.

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Ces travaux de recherche se rapportent à l’étude de transistors HEMTs en Nitrure de Gallium pour l’amplification de puissance micro-onde. Une étude des caractéristiques des matériaux grand gap et plus particulièrement du GaN est réalisée afin de mettre en exergue l’adéquation de leurs propriétés pour des applications de puissance hyperfréquence telle que l’amplification large bande. Dans ce contexte, des résultats de caractérisations et modélisations électriques de composants passifs et actifs sont présentés. Les composants passifs dédiés aux conceptions de circuits MMIC sont décrits et différentes méthodes d’optimisation que ce soit au niveau électrique ou électromagnétique sont explicitées. Les modèles non linéaires de transistors impliqués dans nos conceptions sont de même détaillés. Le fruit de ces travaux concerne la conception d’amplificateurs distribués de puissance large bande à base de cellules cascode de HEMTs GaN, l’un étant reportés en flip-chip sur un substrat d’AlN, le second en technologie MMIC. La version MMIC permet d’atteindre 6. 3W sur la bande 4-18GHz à 2dB de compression. Ces résultats révèlent les fortes potentialités attendues des composants HEMTs GaN
The aim of this study is to assess the potentialities of HEMTs AlGaN/GaN transistors for RF power applications. The properties of wide band-gap materials and especially the GaN material are analysed in order to highlight their capabilities for applications to wideband power amplifiers. Modeling of passive components is explained and the design guide library on SiC substrate is implemented. Characterization results as well as linear and nonlinear simulations are presented on devices and circuits. The results of this work give concrete expression to the design of wideband power amplifiers showing a distributed architecture of cascode cells using GaN HEMTs, the first one flip-chip mounted onto an AlN substrate and the second one in MMIC technology. One MMIC version allows to obtain 6. 3W over a 4 to 18GHz bandwidth at 2dB compression input power. These results bring to light famous potentialities assigned to HEMTs GaN components

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Durand, Camille. „Etude thermomécanique expérimentale et numérique d'un module d'électronique de puissance soumis à des cycles actifs de puissance“. Thesis, Valenciennes, 2015. http://www.theses.fr/2015VALE0007/document.

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De nos jours, la durée de vie des modules d’électronique de puissance est désormais limitée par les technologies standards de conditionnement, telles que le câblage par fils et le brasage. Ainsi une optimisation des technologies actuellement employées n’est pas suffisante pour satisfaire les futures exigences de fiabilité. Pour dépasser ces limites, un nouveau module de puissance remplaçant les fils de connexion par des clips en cuivre a été développé. Ce design innovant vise à améliorer la fiabilité du module puisqu’il empêche la dégradation des fils de connexion, constituant bien souvent la principale source de défaillance. La contrepartie de ce gain de fiabilité réside dans la complexification de la structure interne du module. En effet, l’emploi d’un clip en cuivre nécessite une brasure supplémentaire fixant le clip à la puce. Ainsi, le comportement thermomécanique et les différents modes de rupture auxquels le composant est soumis lors de son utilisation doivent être caractérisés. Cette étude utilise la simulation numérique pour analyser avec précision le comportement de chaque couche de matériaux lors des cycles actifs de puissance. De plus, une étude de sensibilité à la fois expérimentale et numérique concernant les paramètres de tests est réalisée. Les zones critiques du module ainsi que les combinaisons critiques des paramètres de tests pour les différents modes de rupture sont mis en évidence. Par ailleurs, une analyse en mécanique de la rupture est conduite et la propagation des fissures à différentes zones clés est analysée en fonction des différents paramètres de tests. Les résultats obtenus permettent la définition de modèles de prédiction de durée de vie
Today a point has been reached where safe operation areas and lifetimes of power modules are limited by the standard packaging technologies, such as wire bonding and soft soldering. As a result, further optimization of used technologies will no longer be sufficient to meet future reliability requirements. To surpass these limits, a new power module was designed using Cu clips as interconnects instead of Al wire bonds. This new design should improve the reliability of the module as it avoids wire bond fatigue failures, often the root cause of device failures. The counterpart for an improved reliability is a quite complicated internal structure. Indeed, the use of a Cu clip implies an additional solder layer in order to fix the clip to the die. The thermo-mechanical behavior and failure mechanisms of such a package under application have to be characterized. The present study takes advantage of numerical simulations to precisely analyze the behavior of each material layer under power cycling. Furthermore an experimental and numerical sensitivity study on tests parameters is conducted. Critical regions of the module are pointed out and critical combinations of tests parameters for different failure mechanisms are highlighted. Then a fracture mechanics analysis is performed and the crack growth at different locations is analyzed in function of different tests parameters. Results obtained enable the definition of lifetime prediction models

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Souvignet, Thomas. „Contribution to the design of switched-capacitor voltage regulators in 28nm FDSOI CMOS“. Thesis, Lyon, INSA, 2015. http://www.theses.fr/2015ISAL0043/document.

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Les appareils multimédias portables nécessitent toujours plus d'innovation pour satisfaire les besoins des utilisateurs. Les fabricants de système-sur-puces font donc face à une forte demande en capacité de calcul jusqu'à lors réservée aux ordinateurs de bureau. Ce transfert de performance se répercute inévitablement sur la consommation de ces appareils alors que dans le même temps la capacité des batteries n'est pas en mesure de répondre à cet accroissement. De nombreux compléments matériels et logiciels sont mis en places afin d'économiser l'énergie au maximum sans toutefois dégrader les performances. La modulation de la fréquence de fonctionnement et de la tension d'alimentation est certainement la plus efficace mais reste néanmoins limitée par les coûts et les contraintes d'encombrement exigées par la taille des appareils. La réponse à un tel problème passe nécessairement par l'intégration d'une partie de l'alimentation dans la puce. La conversion DC-DC basée sur des convertisseurs à capacités commutées est prometteuse car elle permet de garder un maximum de compatibilité avec les process CMOS actuels. Cette thèse explore donc la conception d'une architecture d'alimentation utilisant des convertisseurs à capacités commutées. Un étage de puissance avec une tension d'entrée est de 1.8 V et des ratios programmables permet d'obtenir le rendement maximum pour une plage de tension de sortie allant de 0.3 à 1.2 V. La tension de sortie peut varier en fonction du point de fonctionnement requit par le système. Afin d'assurer le maximum de compatibilité avec la conception du circuit numérique à alimenter, une architecture modulaire basée sur les capacités MIM est privilégiée. Les capacités sont placées au dessus de la fonction numériques et les interrupteurs de puissance sont insérés à sa périphérie. Cette architecture permet également d'entrelacer les cellules de conversion afin de réduire l'ondulation de la tension de sortie. La fréquence de commutation du convertisseurs est communément utilisée pour réguler la tension de sortie et des stratégies de contrôles linéaires et non linéaires sont donc explorées. Un prototype de convertisseur présentant une densité de puissance de 310mW/mm2 pour un rendement de 72.5% a été fabriqué dans la technologie 28nm FDSOI de STMicroelectronics. La surface requise pour le convertisseur nécessite que 11.5% de la surface du circuit à alimenter. La méthodologie de conception du convertisseur a finalement été appliquée à un régulateur de tension dans le domaine négatif pour des applications de polarisation de caisson à basse consommation
Mobile and multimedia devices offer more innovations and enhancements to satisfy user requirements. Chip manufacturers thus propose high performances SoC to address these needs. Unfortunately the growth in digital resources inevitably increases the power consumption while battery life-time does not rise as fast. Aggressive power management techniques such as dynamic voltage and frequency scaling have been introduced in order to keep competitive and relevant solutions. Nonetheless continuing in this direction involves more disruptive solutions to meet space and cost constraints. Fully integrated power supply is a promising solution. Switched-capacitor DC-DC converters seem to be a suitable candidate to keep compatibility with the manufacturing process of digital SoCs. This thesis focuses on the design of an embedded power supply architecture using switched-capacitor DC-DC converters.Addressing a large range of output power with significant efficiency leads to consider a multi-ratio power stage. With respect to the typical digital SoC, the input voltage is 1.8 V and the converter is specified to deliver an output voltage in the 0.3-1.2 V range. The reference voltage is varying according to typical DVFS requirements. A modular architecture accommodates the digital design flow where the flying capacitors are situated above the digital block to supply and the power switches are located as an external ring. Such an architecture offers high flexibility. Interleaving strategy is considered to mitigate the output voltage ripple. Such a converter admits the switching frequency as a control variable and linear regulation and hysteretic control are analyzed. A prototype has been fabricated in 28nm FDSOI technology by STMicroelectronics. A power density of 310 mW/mm2 is achieved at 72.5% peak efficiency with a silicon area penalty of 11.5% of the digital block area. The successful design methodology has been also applied to the design of a negative SC converter for body-biasing purpose in FDSOI. Simulation results demonstrate a strong interest for low power application

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Thollin, Benoît. „Outils et méthodologies de caractérisation électrothermique pour l'analyse des technologies d'interconnexion de l'électronique de puissance“. Thesis, Grenoble, 2013. http://www.theses.fr/2013GRENT005/document.

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L'électronique de puissance et particulièrement les systèmes de conversions deviennent un enjeu majeur de la transition énergétique et de l'avenir des transports. Les contraintes technico-économiques liées aux nouvelles applications impliquent une augmentation des densités de puissance au sein des modules tout en limitant leur coût et en conservant une robustesse satisfaisante. Aujourd'hui, des solutions semblent émerger grâce à des structures innovantes associées aux composants grands gap et à l'intégration tridimensionnelle. Ces solutions apportent cependant un certain nombre de contraintes liées aux interconnexions électrothermomécaniques (ETM). L'augmentation des niveaux de température permis par les composants grands gap et l'attrait du refroidissement double face offert par les assemblages 3D augmentent de manière importante les contraintes thermomécaniques et causent des problèmes de fiabilité. C'est pourquoi de nouvelles interconnexions ETM sont développées pour s'adapter aux nouvelles contraintes et rendre possible ce saut technologique. Cependant les outils permettant la caractérisation thermique et électrique de ces nouvelles interconnexions restent à développer. Les travaux présentés dans ce mémoire se portent sur le développement et la mise au point d'outils de caractérisation des interconnexions dans des assemblages 3D. La difficulté d'obtenir la température du composant au sein du boîtier nous a poussé à explorer deux voies permettant d'estimer la température de jonction (TJ). Premièrement par l'implantation de capteurs de température et de tension au coeur d'un composant de puissance grâce la réalisation d'une puce de test spécifique. Et deuxièmement, par l'observation de la réponse en température de composants fonctionnels faisant appel à l'utilisation d'un paramètre électrique thermosensible (PTS) du composant. Les deux pistes explorées mettent à profit des solutions spécifiques innovantes pour permettre des caractérisations thermique et électrique fines des assemblages d'électronique de puissance
Power electronic and particularly conversion systems are becoming a major challenge for the future of energetic and transport systems. Technical and economic constraints related to new applications lead to an increase of module power densities while reducing cost and maintaining a good robustness. Today, solutions seem to emerge from innovative structures associated to wide band-gap semiconductors and three-dimensional integration. These solutions lead to many constraints in electro-thermo-mechanical (ETM) interconnection field. Temperature level rises allowed by wide band-gap semiconductors and attractiveness of double sided cooling provide by the 3D assemblies have significantly increase thermo-mechanical stresses and cause reliability problems. This is why new ETM interconnections are developed to facing those difficulties and enable this technological gap. However, thermal and electrical interconnections characterization tools need to be develop. Works presented in this thesis focuses on the development of tools for new interconnections characterization adapted to 3D package. The difficulty of obtaining the temperature of the component within the package has led us to explore two ways to estimate the junction temperature (TJ). In a first hand we integrate temperature and voltage sensors inside a power component in a clean room process thanks to the achievement of a specific thermal test chip (TTC). And in a second hand, by observing the temperature response of functional components, using a temperature-sensitive electrical parameter (TSEP). The both paths explored take advantage of innovative specific solutions to allow precise thermal and electrical characterization of power electronic assemblies

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Riva, Raphaël. „Solution d'interconnexions pour la haute température“. Thesis, Lyon, INSA, 2014. http://www.theses.fr/2014ISAL0064/document.

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Le silicium a atteint sa limite d’utilisation dans de nombreux domaines tels que l’aéronautique. Un verrou concerne la conception de composants de puissance pouvant fonctionner en haute température et/ou en haute tension. Le recours à des matériaux à large bande interdite tels que le carbure de Silicium (SiC) apporte en partie une solution pour répondre à ces besoins. Le packaging doit être adapté à ces nouveaux types de composants et nouveaux environnements de fonctionnement. Or, il s’avère que l’intégration planaire (2D), composé de fils de câblage et de report de composants par brasure, ne peut plus répondre à ces attentes. Cette thèse a pour objectif de développer un module de puissance tridimensionnel pour la haute température de type bras d’onduleur destiné à l’aéronautique. Une nouvelle structure 3D originale constituée de deux puces en carbure de silicium, d’attaches par frittage d’argent et d’une encapsulation par du parylène HT a été mise au point. Ses différents éléments constitutifs, les raisons de leur choix, ainsi que la réalisation pratique de la structure sont présentés dans ce manuscrit. Nous nous intéressons ensuite à un mode de défaillance particulier aux attaches d’argent fritté : La migration d’argent. Une étude expérimentale permet de définir les conditions de déclenchement de cette défaillance. Elle est prolongée et analysée par des simulations numériques
Silicon has reached its usage limit in many areas such as aeronautics. One of the challenges is the design of power components operable in high temperature and/or high voltage. The use of wide bandgap materials such as silicon carbide (SiC) provides in part a solution to meet these requirements. The packaging must be adapted to these new types of components and new operating environnement. However, it appears that the planar integration (2D), consisting of wire-bonding and soldered components-attach, can not meet these expectations. This thesis aims to develop a three dimensional power module for the high temperature aeronautics applications. A new original 3D structure made of two silicon carbide dies, silver-sintered die-attaches and an encapsulation by parylene HT has been developed. Its various constituting elements, the reason for their choice, and the pratical realization of the structure are presented in this manuscript. Then, we focus on a failure mode specific to silver-sintered attaches : The silver migration. An experimental study allows to define the triggering conditions of this failure. It is extended and analyzed by numerical simulations

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El, Khadiry Abdelilah. „Architectures de cellules de commutation monolithiques intégrables sur semi-conducteurs bi-puce et mono-puce pour convertisseurs de puissance compacts“. Phd thesis, Toulouse 3, 2014. http://thesesups.ups-tlse.fr/2298/.

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Dans le domaine de l'intégration hybride de puissance, l'opération de câblage des dispositifs semi-conducteurs de puissance est la cause de fortes interactions électriques parasites entre les inductances de connexion, les capacités parasites par rapport au plan de masse, les dispositifs de puissance eux même et leur électronique de commande rapprochée. Ces interactions constituent une source de pollution et d'auto-perturbation EMI d'une part et un facteur de limitation des performances et de la fiabilité d'autre part. La voie de l'intégration monolithique de puissance au sein d'un même cristal constitue une approche intéressante permettant de solutionner simultanément l'ensemble des problèmes induits par l'intégration hybride. Dans ce cadre, les travaux de cette thèse visent à étudier la faisabilité d'une approche d'intégration monolithique intermédiaire où une structure générique multiphasée est décomposée et intégrée sous la forme de deux macro-puces, chacune vient intégrer un réseau d'interrupteurs multiphasés partageant au moins une électrode commune. Chaque macro-puce est un "aiguilleur de courant" déclinée en deux versions : une version "high-side" à anode commune/face arrière de la macro-puce et une version "low-side" à cathode commune/face avant de la macro-puce. Ce mode d'intégration adresse des applications de conversion d'énergie de type DC/AC, AC/DC ou encore des interrupteurs de puissance quatre segments de faible et moyenne puissance. L'étude comporte : la modélisation par simulations physiques/électriques 2D de structures de puces proposées, la validation de la fonctionnalité recherchée sur le plan semi-conducteur (structure physique) et système (circuit électrique), la réalisation de puces "prototype" en salle blanche du LAAS puis les caractérisations préliminaires sous pointes et enfin l'étude de solutions d'assemblage 2D et 3D des puces réalisées sur substrat SMI/DBC constituant à terme des modules de puissance ultra compacts. Les perspectives scientifiques à ce travail reposent sur une approche d'intégration monolithique "ultime" des cellules de commutation au sein d'une seule puce. Cette approche reposerait sur la réunion et sur un agencement original des deux aiguilleurs initialement étudiés et profite des résultats de comparaison de leurs techniques d'assemblage
In the field of power hybrid integration, it is well known that wiring operation of power semiconductor devices is a source of strong parasitic electrical interactions between interconnections parasitic inductances, parasitic capacitances with respect to the ground plane, the power semiconductor devices themselves and the electronic control circuit. These interactions are a source of EMI on one hand and a factor limiting the performance and reducing the reliability of the power function on the other hand. Monolithic power integration is obviously the only approach to overcome some drawbacks of the hybrid integration. In this context, this thesis work studies the feasibility of a monolithic integration approach called "dual-chip". This power integration approach deals with the integration of the generic power converter circuit (AC/DC or DC/AC for low and medium power applications) in two complementary multi-switch power chips: A common anode/back-side multi-switch chip, and a common cathode/front-side multi-switch chip. The study includes: modeling by 2D physical/electrical simulations of the proposed structures, validation of their operating modes, realization of the chips in the micro and nanotechnology platform of the LAAS, electrical characterization of the chips and finally a study of 2D and 3D association techniques of the realized chips on SMI/DBC substrate. The scientific perspectives of this work are based on a promising integration approach called "single-chip". The resulting single-chip corresponds to the fusion of the two power chips used in the first approach and takes advantage of the conclusions made from their association techniques study

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Mehr Quellen

Bücher zum Thema "Puissance Chip on Chip"

Cho, Un-do. Wŏrha chip. Maam chip. Manʼgok chip. Sŏul Tʻŭkpyŏlsi: Yŏgang Chʻulpʻansa, 1987.

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1920-1968, Cho Chi-hun, und Pak Tu-jin 1916-1998, Hrsg. Chʻŏngnok chip (Chʻŏngnok chip). 2. Aufl. Sŏul Tʻŭkpyŏlsi: Ŭryu Munhwasa, 2006.

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Sin, Tʻae-yong. Kyŏngjae chip: Pyŏngsok chip. Taejŏn Kwangyŏksi: Hangmin Munhwasa, 1997.

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1629-1693, Pak Sang-hyŏn, und Pak Kwang-wŏn, Hrsg. Uhŏn chip. Paegya chip. Sŏul Tʻŭkpyŏlsi: Pogyŏng Munhwasa, 1985.

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translator, Ch'oe Pyŏng-jun 1963, Koryŏ Taehakkyo. Hancha Hanmun Yŏn'guso und Han'guk Kojŏn Pŏnyŏgwŏn, Hrsg. Chibong chip: Chibong chip. Sŏul-si: Pogosa, 2015.

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Chŏng, Mong-ju. Pʻoŭn chip. Chʻiŭn [i.e. Yaŭn] chip. Toŭn chip. Sŏul Tʻŭkpyŏlsi: Yangudang, 1988.

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Song, Chun-ho. Hongjae chŏnsŏ ; Yŏngjae chip ; Kŭmdae chip ; Chŏngyu chip. Sŏul Tʻŭkpyŏlsi: Koryŏ Taehakkyo Minjok Munhwa Yŏnʼguso, 1996.

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Chŏng, Mong-ju. Pʻoŭn chip. Chʻiŭn [i.e. Yaŭn] chip. Toŭn chip. Sŏul Tʻŭkpyŏlsi: Yangudang, 1988.

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1946-, Kim Chʻae-wŏn, und Kim Yŏng-man 1949-, Hrsg. Chip. Sŏul: Chʻŏnga Chʻulpʻansa, 1996.

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Chʻoe, Ip. Kugyŏk Kani chip =: Kani chip. Sŏul-si: Minjok Munhwa Chʻujinhoe, 1999.

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Mehr Quellen

Buchteile zum Thema "Puissance Chip on Chip"

Hunziker, Ernst, und Guerino Mazzola. „Das Chip im Chip im Chip“. In Ansichten eines Hirns, 61–66. Basel: Birkhäuser Basel, 1990. http://dx.doi.org/10.1007/978-3-0348-5233-3_5.

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Jawahir, I. S. „Chip-Forms, Chip Breakability, and Chip Control“. In CIRP Encyclopedia of Production Engineering, 1–16. Berlin, Heidelberg: Springer Berlin Heidelberg, 2018. http://dx.doi.org/10.1007/978-3-642-35950-7_6394-3.

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Jawahir, I. S. „Chip-Forms, Chip Breakability, and Chip Control“. In CIRP Encyclopedia of Production Engineering, 245–60. Berlin, Heidelberg: Springer Berlin Heidelberg, 2019. http://dx.doi.org/10.1007/978-3-662-53120-4_6394.

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Pellegrini, Matteo, und Roberto Ferrari. „Epigenetic Analysis: ChIP-chip and ChIP-seq“. In Next Generation Microarray Bioinformatics, 377–87. Totowa, NJ: Humana Press, 2011. http://dx.doi.org/10.1007/978-1-61779-400-1_25.

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Jawahir, I. S. „Chip-forms, Chip Breakability and Chip Control“. In CIRP Encyclopedia of Production Engineering, 178–94. Berlin, Heidelberg: Springer Berlin Heidelberg, 2014. http://dx.doi.org/10.1007/978-3-642-20617-7_6394.

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Shimamoto, Nobuo. „ChIP-on-Chip Assay“. In Encyclopedia of Systems Biology, 399. New York, NY: Springer New York, 2013. http://dx.doi.org/10.1007/978-1-4419-9863-7_1501.

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Bährle-Rapp, Marina. „chip“. In Springer Lexikon Kosmetik und Körperpflege, 102. Berlin, Heidelberg: Springer Berlin Heidelberg, 2007. http://dx.doi.org/10.1007/978-3-540-71095-0_1877.

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Paul, Indranil, Malini Basu und Mrinal K. Ghosh. „CHIP“. In Encyclopedia of Signaling Molecules, 1083–91. Cham: Springer International Publishing, 2018. http://dx.doi.org/10.1007/978-3-319-67199-4_101582.

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Hoyer, Daniel, Eric P. Zorrilla, Pietro Cottone, Sarah Parylak, Micaela Morelli, Nicola Simola, Nicola Simola et al. „ChIP“. In Encyclopedia of Psychopharmacology, 278. Berlin, Heidelberg: Springer Berlin Heidelberg, 2010. http://dx.doi.org/10.1007/978-3-540-68706-1_4123.

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Gooch, Jan W. „Chip“. In Encyclopedic Dictionary of Polymers, 139. New York, NY: Springer New York, 2011. http://dx.doi.org/10.1007/978-1-4419-6247-8_2296.

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Konferenzberichte zum Thema "Puissance Chip on Chip"

John, Werner, und Grit Sommer. „Interface between on Chip and off Chip Interconnect“. In 1992 International Symposium on Electromagnetic Compatibility, 1–13. IEEE, 1992. https://doi.org/10.1109/isemc.2002.10792110.

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Clauberg, Horst, Alireza Rezvani, Vinod Venkatesan, Guy Frick, Bob Chylak und Tom Strothmann. „Chip-to-Chip and Chip-to-Wafer Thermocompression Flip Chip Bonding“. In 2016 IEEE 66th Electronic Components and Technology Conference (ECTC). IEEE, 2016. http://dx.doi.org/10.1109/ectc.2016.329.

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Yordanov, H. H., und P. Russer. „Integrated on-chip antennas for chip-to-chip communication“. In 2008 IEEE Antennas and Propagation Society International Symposium and USNC/URSI National Radio Science Meeting. IEEE, 2008. http://dx.doi.org/10.1109/aps.2008.4618927.

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Kash, J. A., F. E. Doany, L. Schares, C. L. Schow, C. Schuster, D. M. Kuchta, P. K. Pepeljugoski et al. „Chip-to-chip optical interconnects“. In OFCNFOEC 2006. 2006 Optical Fiber Communication Conference and the National Fiber Optic Engineers Conference. IEEE, 2006. http://dx.doi.org/10.1109/ofc.2006.215933.

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Cao, Yong, Debprakash Patnaik, Sean Ponce, Jeremy Archuleta, Patrick Butler, Wu-chun Feng und Naren Ramakrishnan. „Towards chip-on-chip neuroscience“. In the 7th ACM international conference. New York, New York, USA: ACM Press, 2010. http://dx.doi.org/10.1145/1787275.1787277.

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Tsuda, Hiroyuki, und Tatsushi Nakahara. „High-speed on-chip and chip-to-chip optical interconnection“. In Fundamental Problems of Optoelectronics and Microelectronics, herausgegeben von Yuri N. Kulchin und Oleg B. Vitrik. SPIE, 2003. http://dx.doi.org/10.1117/12.501668.

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„Chip“. In 2018 31st Symposium on Integrated Circuits and Systems Design (SBCCI). IEEE, 2018. http://dx.doi.org/10.1109/sbcci.2018.8533239.

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Chiarulli, Donald M., Steven P. Levitan, John Hansson und Michael Weisser. „Chip-to-Chip Multipoint Optoelectronic Interconnections“. In Optics in Computing. Washington, D.C.: OSA, 2003. http://dx.doi.org/10.1364/oc.2003.othd4.

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Carusone, Anthony Chan. „High-performance chip-to-chip signaling“. In 2008 15th IEEE International Conference on Electronics, Circuits and Systems - (ICECS 2008). IEEE, 2008. http://dx.doi.org/10.1109/icecs.2008.4675127.

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Wang, Jianwei, Matteo Villa, Damien Bonneau, Raffaele Santagati, Joshua W. Silverstone, Chris Erven, Shigehito Miki et al. „Chip-to-chip quantum entanglement distribution“. In CLEO: QELS_Fundamental Science. Washington, D.C.: OSA, 2015. http://dx.doi.org/10.1364/cleo_qels.2015.ftu2a.1.

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Berichte der Organisationen zum Thema "Puissance Chip on Chip"

Horowitz, Mark, Don Stark, Zain Asgar, Omid Azizi, Rehan Hameed, Wajahat Qadeer, Ofer Shacham und Megan Wachs. Chip Generators Study. Fort Belvoir, VA: Defense Technical Information Center, Dezember 2008. http://dx.doi.org/10.21236/ada505937.

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VIANCO, PAUL T., und STEVEN N. BURCHETT. Solder Joint Reliability Predictions for Leadless Chip Resistors, Chip Capacitors, and Ferrite Chip Inductors Using the SRS Software. Office of Scientific and Technical Information (OSTI), August 2001. http://dx.doi.org/10.2172/783992.

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Dally, William J., und Charles L. Seitz. The Torus Routing Chip. Fort Belvoir, VA: Defense Technical Information Center, Januar 1986. http://dx.doi.org/10.21236/ada442968.

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Solomon, Emilia A. NMJ-on-a-chip. Office of Scientific and Technical Information (OSTI), Juli 2018. http://dx.doi.org/10.2172/1459852.

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McNamer, Michael G., und Walter W. Weber. Chip to System Testability. Fort Belvoir, VA: Defense Technical Information Center, Oktober 1997. http://dx.doi.org/10.21236/ada342380.

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Creech, Gregory, Tony Quach, Pompei Orlando, Vipul Patel, Aji Mattamana und Scott Axtell. Mixed Signal Receiver-on-a-Chip RF Front-End Receiver-on-a-Chip. Fort Belvoir, VA: Defense Technical Information Center, Juli 2006. http://dx.doi.org/10.21236/ada456359.

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Hansen, S., und A. Cotta-Ramusino. Fermilab Physics Department TVC chip. Office of Scientific and Technical Information (OSTI), Juli 1990. http://dx.doi.org/10.2172/5461091.

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Skone, Timothy J. Chip Truck, Biomass Transport, Construction. Office of Scientific and Technical Information (OSTI), Dezember 2009. http://dx.doi.org/10.2172/1509259.

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Hamblen, David G. Infrared Spectrometer on a Chip. Fort Belvoir, VA: Defense Technical Information Center, August 1998. http://dx.doi.org/10.21236/ada351822.

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Juan Estrada et al. MCMII and the TriP chip. Office of Scientific and Technical Information (OSTI), Dezember 2003. http://dx.doi.org/10.2172/820406.

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