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Dissertationen zum Thema „Multiprocessor machine“
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1
Monti, Jean-Marc. „Interprocessor communication supports for a multiprocessor dataflow machine“. Thesis, McGill University, 1991. http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=60009.
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The dataflow model of computation offers a powerful alternative to the von Neumann based model for exploiting the fine-grain parallelism inherent in scientific computations. Under this model, a program is expressed in the form of a graph, where the data values are carried by tokens, moving on the arcs of the graph. A distinctive feature of dataflow computers is the absence of the conventional program counter. Instead, instruction execution is solely determined by the availability of data which provides ample instruction level fine-grain parallelism. A highly pipelined static dataflow architecture has recently been proposed, based on the argument fetching principle, yielding the McGill Dataflow Architecture (MDFA).In this thesis, an inter-processor communication mechanism is proposed. With this mechanism, a multiprocessor MDFA system can be constructed, based on a distributed memory organization. An efficient inter-processor synchronization and communication support is presented, for sending and receiving data through an interconnection network. An Interprocessor Communication Unit (ICU) has been designed to implement the above mechanism in the MDFA. A simulation testbed has been implemented to study the performance of the multiprocessor. It includes an assembler, with multiprocessor extensions, and a multiprocessor simulator. An analysis based on the simulations results is presented, focusing on the impact of long latency operations on program performance.
2
Waters, Andrew Philip. „Program analysis and scheduling for a synchronous multiprocessor machine“. Thesis, Royal Holloway, University of London, 1996. http://ethos.bl.uk/OrderDetails.do?uin=uk.bl.ethos.362649.
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3
Martel, Sylvain. „Design of a multiprocessor DSP-based machine suited for intensive real-time applications“. Thesis, McGill University, 1989. http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=61918.
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4
Mahmoud, Mohamedin Mohamed Ahmed. „ByteSTM: Java Software Transactional Memory at the Virtual Machine Level“. Thesis, Virginia Tech, 2012. http://hdl.handle.net/10919/31314.
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As chip vendors are increasingly manufacturing a new generation of multi-processor chips called multicores, improving software performance requires exposing greater concurrency in software. Since code that must be run sequentially is often due to the need for synchronization, the synchronization abstraction has a significant effect on program performance. Lock-based synchronization — the most widely used synchronization method — suffers from programability, scalability, and composability challenges.
Transactional memory (TM) is an emerging synchronization abstraction that promises to alleviate the difficulties with lock-based synchronization. With TM, code that read/write shared memory objects is organized as transactions, which speculatively execute. When two transactions conflict (e.g., read/write, write/write), one of them is aborted, while the other commits, yielding (the illusion of) atomicity. Aborted transactions are re-started, after rolling-back changes made to objects. In addition to a simple programming model, TM provides performance comparable to lock-based synchronization. Software transactional memory (STM) implements TM entirely in software, without any special hardware support, and is usually implemented as a library, or supported by a compiler or by a virtual machine.
In this thesis, we present ByteSTM, a virtual machine-level Java STM implementation. ByteSTM implements two STM algorithms, TL2 and RingSTM, and transparently supports implicit transactions. Program bytecode is automatically modified to support transactions: memory load/store bytecode instructions automatically switch to transactional mode when a transaction starts, and switch back to normal mode when the transaction successfully commits. Being implemented at the VM-level, it accesses memory directly and uses absolute memory addresses to uniformly handle memory. Moreover, it avoids Java garbage collection (which has a negative impact on STM performance), by manually allocating and recycling memory for transactional metadata. ByteSTM uses field-based granularity, and uses the thread header to store transactional metadata, instead of the slower Java ThreadLocal abstraction.
We conducted experimental studies comparing ByteSTM with other state-of-the-art Java STMs including Deuce, ObjectFabric, Multiverse, DSTM2, and JVSTM on a set of micro- benchmarks and macro-benchmarks. Our results reveal that, ByteSTM's transactional throughput improvement over competitors ranges from 20% to 75% on micro-benchmarks and from 36% to 100% on macro-benchmarks.Master of Science
5
Gaildrat, Véronique. „Contribution a l'etude et a la conception d'une machine parallele pour la production rapide d'images de synthese : la machine voxar, conception de l'application synthese d'images realistes“. Toulouse 3, 1988. http://www.theses.fr/1988TOU30199.
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L'objectif est de reduire les temps d'obtention d'images de synthese realistes par la technique du lancer de rayon. Un logiciel de synthese d'images, applique a des objets modelises par composition de primitives geometriques, est propose. Afin d'exploiter le parallelisme d'ecran et la coherence spatiale d'une scene, une architecture parallele a ete introduite
6
DiTomaso, Dominic F. „Reactive and Proactive Fault-Tolerant Network-on-Chip Architectures using Machine Learning“. Ohio University / OhioLINK, 2015. http://rave.ohiolink.edu/etdc/view?acc_num=ohiou1439478822.
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7
Toch, Lamiel. „Contributions aux techniques d’ordonnancement sur plates-formes parallèles ou distribuées“. Electronic Thesis or Diss., Besançon, 2012. http://www.theses.fr/2012BESA2045.
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Les travaux présentés dans ce document portent sur l'ordonnancement d'applications parallèles sur des plates-formes parallèles (cluster) ou distribuées (grilles de calcul). Dans nos travaux de recherche nous nous sommes concentrés sur l'ordonnancement d'applications modélisées par un DAG, graphe orienté sans cycle, pour les grilles de calcul et sur l'ordonnancement pour les (cluster, machines multiprocesseurs) de programmes parallèles (jobs parallèles) représentés sous la forme de surface rectangulaire dont les deux dimensions sont le nombre de processeurs requis et la durée d'exécution. Les recherches s'articulent autour de trois grands axes. Le premier axe concerne l'ordonnancement d'un ensemble d'instances d'une application pour les grilles de calcul. Le deuxième axe est l'ordonnancement de jobs parallèles dans les clusters. Le troisième est l'ordonnancement d'un lot de jobs parallèles pour les machines parallèles. Cette thèse apporte des contributions sur les trois axes. La première contribution associée au premier axeest l'étude expérimentale avancée de trois algorithmes pour l'ordonnancement d'un ensemble d'instances d'une application sur une plate-forme hétérogène où les coûts de communication sont négligeables : un algorithme de liste, un algorithme de régime permanent et un algorithme génétique. D'autre part nous apportons l'intégration des communications dans cet algorithme génétique. La deuxième contribution associée au deuxième axe est la conception d'une nouvelle technique d'ordonnancement de jobs parallèles pour les clusters : le pliage de jobs qui utilise la virtualisation des processeurs. La dernière contribution porte sur la conception d'une nouvelletechnique inspirée du domaine des statistiques et du traitement du signal appliquée à l'ordonnancement de jobs parallèles dans une machine multiprocesseur. Enfin nous donnons quelques travaux de recherches qui on été réalisés mais qui n'ont pas abouti à des résultats significatifs pour l'ordonnancementWorks presented in this document tackle scheduling of parallel applications in either parallel (cluster) or distributed (computing grid) platforms. In our researches we were concentrated on either scheduling of applications modeled by a DAG, directed acyclic graph, for computing grid or scheduling of parallel programs (parallel jobs) represented by a rectangular shape whose the two dimensions are the number of requested processors and the execution time. The researches follow three main topics. The first topic concerns the scheduling of a set of instances of an application for computing grid. The second topic deals with the scheduling of parallel jobs inclusters. The third one tackles the scheduling of parallel jobs in multiprocessor machines. We brought contributions on these three topics. The first contribution under the first topic consists of the advanced experimental study of three algorithms for scheduling a set of instances of an application on a heterogeneous platform without communication costs : a list-based algorithm, a steady-state algorithm and genetic algorithm. Moreover we integrate communications in this genetic algorithm. The second contribution under the second topic is the design of a new technique for scheduling parallel jobs in clusters : job folding which uses virtualization of processors. The third contribution deals with a new technique which comes from statistics and signal cessing applied to scheduling of parallel jobs in a multiprocessor machine. Eventually we givesome works that we carried out but which did not give significant results for scheduling
8
Muller, Gilles. „Conception et realisation d'une machine multiprocesseur sure de fonctionnement“. Rennes 1, 1988. http://www.theses.fr/1988REN10044.
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Etude de la conception d'une nouvelle architecture de machines sures de fonctionnement. La caracteristique principale de cette architecture est la possibilite de concevoir une machine sure de fonctionnement a partir d'une ou plusieurs machines standards et d'un composant sur de fonctionnement appele memoire stable
9
Ben, Ismail Tarek. „Synthèse au niveau système et conception de systèmes mixtes logiciels-matériels“. Grenoble INPG, 1996. http://www.theses.fr/1996INPG0003.
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L'objet de ces travaux de these est d'etudier la specification et la synthese de systemes de controle, qui peuvent etre composes a la fois de logiciel et de materiel, sur des architectures multiprocesseurs (asic, fpga, et logiciel). Ce sujet de recherche fait partie a la fois de la synthese de systemes vlsi et de la conception mixte logicielle/materielle. Afin d'atteindre ces objectifs, une methodologie qui permet de concevoir conjointement le logiciel et le materiel a ete developpee. L'originalite de ce travail vient du fait que les specifications a traiter sont decrites a un tres haut niveau d'abstraction, appele niveau systeme, avec le langage sdl. Ceci permet de concevoir des applications de plus en plus complexes. Ces travaux traitent principalement le probleme du decoupage de systemes de controle en sous-systemes de granularite plus fine et donc plus facilement synthetisables. L'approche de decoupage qui a ete developpee se base sur une boite a outils qui offre au concepteur le moyen de transformer, raffiner, decouper un systeme puis d'affecter chaque sous-systeme a une technologie particuliere en logiciel (c) ou en materiel (vhdl). La methode de decoupage suivie est interactive et utilise une forme intermediaire basee sur un modele de machines a etats finis etendues communicantes via des canaux abstraits. Une autre tache tout aussi importante dans cette methodologie de raffinement est de synthetiser la communication entre les differentes partitions resultat d'un decoupage. Cela se traduit par une etape d'allocation de protocoles de communication et une etape de synthese d'interfaces entre les sous-systemes communicants. La premiere etape consiste a selectionner dans une bibliotheque les modeles de communication necessaires entre les sous-systemes. La deuxieme etape consiste a adapter ou generer les interfaces des differents sous-systemes
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Park, Chee-Hang. „Algorithmes de jointure parallele et n-aire : application aux reseaux locaux et aux machines bases de donnees multiprocesseurs“. Paris 6, 1987. http://www.theses.fr/1987PA066569.
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Cette these propose une solution concrete pour une requete de jointure (plus precisement, jointure naturelle) dans un reseau local avec diffusion. Les algorithmes proposes sont ceux de jointure n-aire qui permettent un haut degre de parallelisme sans resultats intermediaires
11
Kurdila, Andrew John. „Concurrent multiprocessors in computational mechanics for constrained dynamical systems“. Diss., Georgia Institute of Technology, 1988. http://hdl.handle.net/1853/15845.
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12
Moreaud, Stéphanie. „Mouvement de données et placement des tâches pour les communications haute performance sur machines hiérarchiques“. Phd thesis, Université Sciences et Technologies - Bordeaux I, 2011. http://tel.archives-ouvertes.fr/tel-00635651.
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Les architectures des machines de calcul sont de plus en plus complexes et hiérarchiques, avec des processeurs multicœurs, des bancs mémoire distribués, et de multiples bus d'entrées-sorties. Dans le cadre du calcul haute performance, l'efficacité de l'exécution des applications parallèles dépend du coût de communication entre les tâches participantes qui est impacté par l'organisation des ressources, en particulier par les effets NUMA ou de cache. Les travaux de cette thèse visent à l'étude et à l'optimisation des communications haute performance sur les architectures hiérarchiques modernes. Ils consistent tout d'abord en l'évaluation de l'impact de la topologie matérielle sur les performances des mouvements de données, internes aux calculateurs ou au travers de réseaux rapides, et pour différentes stratégies de transfert, types de matériel et plateformes. Dans une optique d'amélioration et de portabilité des performances, nous proposons ensuite de prendre en compte les affinités entre les communications et le matériel au sein des bibliothèques de communication. Ces recherches s'articulent autour de l'adaptation du placement des tâches en fonction des schémas de transfert et de la topologie des calculateurs, ou au contraire autour de l'adaptation des stratégies de mouvement de données à une répartition définie des tâches. Ce travail, intégré aux principales bibliothèques MPI, permet de réduire de façon significative le coût des communications et d'améliorer ainsi les performances applicatives. Les résultats obtenus témoignent de la nécessité de prendre en compte les caractéristiques matérielles des machines modernes pour en exploiter la quintessence.
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Kiriwas, Anton. „Directory-based Cache Coherence in SMTp Machines without Memory Overhead using Sparse Directories“. Honors in the Major Thesis, University of Central Florida, 2004. http://digital.library.ucf.edu/cdm/ref/collection/ETH/id/714.
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This item is only available in print in the UCF Libraries. If this is your Honors Thesis, you can help us make it available online for use by researchers around the world by following the instructions on the distribution consent form at http://library.ucfBachelors
Engineering and Computer Science
Computer Science
14
LAHJOMRI, MOHAMMED ZAKARIA. „Conception et evaluation d'un mecanisme de memoire virtuelle partagee sur une machine multiprocesseur a memoire distribuee“. Rennes 1, 1994. http://www.theses.fr/1994REN10010.
Der volle Inhalt der QuelleAnnotation:
Les besoins en puissance de calcul ont motive de nombreuses recherches dans le domaine des architectures. Depuis quelques annees, ces recherches ont donne naissance aux machines paralleles a memoire distribuee qui semblent etre la voie actuelle pour realiser des architectures massivement paralleles. Cependant, la difficulte de programmation de ces machines rend difficile l'exploitation de leur performance intrinseque. Actuellement, des recherches sont menees dans le domaine de la conception d'environnements de programmation afin de faciliter l'utilisation de ces machines. A ce titre, la memoire virtuelle partagee parait etre un concept interessant: elle offre un espace d'adressage global permettant une abstraction de la localisation des donnees sur les differentes memoires locales. Nous nous sommes interesses a la conception, la realisation et la validation d'un dispositif de memoire virtuelle partagee appele koan sur une architecture parallele a memoire distribuee, en l'occurance un hypercube ipsc/2. Nous avons par la suite evalue l'efficacite d'un tel dispositif sur des applications paralleles. Cette phase d'experimentation nous a permis de mettre en relief les problemes lies a l'utilisation d'une memoire virtuelle partagee et de proposer des solutions adequates
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Khelifi, Djoudi. „Etude et réalisation d'un multiprocesseur microprogrammable pseudo-redondant pour la commande de machines électriques“. Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375987258.
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Ng, Paulino. „Conception d'architectures testables et détermination des vecteurs de test pour les circuits spécifiques fortement intégrés de la machine MaRS (machine à réduction symbolique)“. Toulouse, ENSAE, 1990. http://www.theses.fr/1990ESAE0003.
Der volle Inhalt der QuelleAnnotation:
L'évolution des outils de conception assistée par ordinateur de circuits numériques fortement intégrés permet d'envisager la réalisation rapide de circuits intégrés de haute complexité logique. Toutefois, plus ces circuits deviennent complexes, plus leur test devient difficile; il est donc fondamental de prendre en compte les techniques de testabilité au plus tôt lors de la définition du circuit. Dans le projet MaRS (machine à reduction symbolique), trois circuits spécifiques fortement intégrés ont été développés; l'auteur propose des modifications de chacune des architectures, des techniques de conception adaptées rendant le test possible et des vecteurs de tests pour chacun de ces circuits. Ces circuits sont montés sur une carte en circuit imprime multi-couche: il propose alors une technique permettant de réaliser le test des différentes interconnexions de la carte. Ces circuits ont été réalisés, les vecteurs de tests définis sont passés sur un testeur de l'intégration complète de la machine a permis de valider le bon fonctionnement de chacun d'eux.
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Museux, Nicolas. „Aide au placement d'applications de traitement du signal sur machines parallèles multi-SPDM. Rencontre de la parallélisation automatique et de la programmation par contraintes“. Paris, ENMP, 2001. http://www.theses.fr/2001ENMP1048.
Der volle Inhalt der QuelleAnnotation:
La puissance de calcul des ordinateurs toujours croissarite et leur architecture toujours plus complexe ouvrent de nouveaux horizons en matière de développement d'algorithmes de calculs scientifiques. La recherche d'une parfaite adéquation entre une application et son architecture cible est loin d'être simplifiée lorsqu'il s'agit de systèmes embarqués, exigeant généralement de courts temps de réponse, et contraints par les ressources de calcul de la machine (CPU, mémoires, etc). Cette recherche d'adéquation est reconnue être un problème NP-complet et hautement combinatoire. Paradoxalement les délais de développement accordés sont de plus en plus courts, de façon à accroître la réactivité face au marché. Par conséquent, bénéficier d'outils d'aide au développement dès la conception des algorithmes et/ou des machines est primordial. Dans cette optique, THALES RESEARCH TECHNOLOGY - FRANCE (ex-Laboratoire Central de Recherches de Thomson-CSF) et le Centre de Recherche en Informatique, de l'École des Mines de Paris, ont proposé dès 1995 une méthode de placement automatique d'applications de traitement du signal systématique reposant sur la modélisation concurrente et la programmation par contraintes : PLC ø. Le contexte applicatif et architectural était alors idéalisé puisqu'il s'agissait d'en étudier la faisabilité. Cette thèse a eu pour ambition d'étendre ce contexte en prenant en compte des algorithmes et des architectures récls plus complexes. De ce fait, les extensions du domaine applicatif effec-tuées, la modélisation d'une architecture multi-SPMD et une étude formelle sur la détection des :communications dépendantes du placement ont été étudiées dans ce document.
18
Prakash, S. R. „Hyperplane Partitioning : An Approach To Global Data Partitioning For Distributed Memory Machines“. Thesis, Indian Institute of Science, 1998. https://etd.iisc.ac.in/handle/2005/175.
Der volle Inhalt der QuelleAnnotation:
Automatic Global Data Partitioning for Distributed Memory Machines (DMMs)
is a difficult problem. Distributed memory machines are scalable,
but since the memory is distributed across processors, the scheme
of placement of
data (arrays) onto local memories of different processors become
crucial since any communication between processors for non-local
data access is an order of magnitude costlier than access to local
memory. Researchers have given varied solutions
to this problem, most of which work for uniform dependences in loops
and they suggest HPF-like distributions only. For non-uniform
dependences the loop was made to run sequentially.
In this work, we present a partitioning strategy
called Hyperplane Partitioning which works well with
loops with non-uniform dependences also. In this method of partitioning,
the iteration space
is partitioned into as many number of partitions as there are
number of logical processors, in such a way that the overall
inter-processor communication will be minimum. The idea is to
localize as many as dependences as possible so that overall
communication both beacuse of non-local data as well as
inter-processor synchronizations are reduced.
These partitions are
then induced into data spaces of the arrays referenced in the loop.
Each processor then runs its part of iteration space keeping the data
partition that it owns locally. Any non-local data access is
implemented by inter-processor communication at run-time.The Hyperplane Partitioning is also extended to
a sequence of loops. This is done by first finding
Best Local Distribution (BLD) for every loop first and
then finding the best way of grouping different adjacent loops
(just for finding the data partition)
which gives best global data partition. This sequence of
distributions/redistributions is found by constructing a
data structure called Data Distribution Tree (DDT) and finding
the least cost path from the source to any of the leaf nodes
in the DDT. The costs for the edges come from the communication
cost incurred while running a loop with a particular distribution
and redistribution to suit the requirement at the next loop.
For this a communication cost estimator is developed which
works well for fewer dimensions. To handle complete programs
we use some heuristic to find the best global distribution
for the entire program.Some optimizations like message optimization to reduce the number
of messages sent across processors, time optimization
which is done by uniform scheduling across processors, and
space optimization to keep only the part of array space
that any processor owns onto its local memory, are studied.
Hyperplane Partitioning is also implemented using an algorithm for
synchronization to handle non-local memory access as well
as obeying data dependence constraints. The algorithm is also
proved to be correct. The target machine is IBM-SP2 using
PVM for the message passing library. The performance of the tool
on some standard benchmarks (ADI and RHS) and also on some
programs designed by us to show the specific merits of the tool.
The results show that the loops which have non-uniform dependences
also can be run on DMM with good speed-ups.
19
Prakash, S. R. „Hyperplane Partitioning : An Approach To Global Data Partitioning For Distributed Memory Machines“. Thesis, Indian Institute of Science, 1998. http://hdl.handle.net/2005/175.
Der volle Inhalt der QuelleAnnotation:
Automatic Global Data Partitioning for Distributed Memory Machines (DMMs)
is a difficult problem. Distributed memory machines are scalable,
but since the memory is distributed across processors, the scheme
of placement of
data (arrays) onto local memories of different processors become
crucial since any communication between processors for non-local
data access is an order of magnitude costlier than access to local
memory. Researchers have given varied solutions
to this problem, most of which work for uniform dependences in loops
and they suggest HPF-like distributions only. For non-uniform
dependences the loop was made to run sequentially.
In this work, we present a partitioning strategy
called Hyperplane Partitioning which works well with
loops with non-uniform dependences also. In this method of partitioning,
the iteration space
is partitioned into as many number of partitions as there are
number of logical processors, in such a way that the overall
inter-processor communication will be minimum. The idea is to
localize as many as dependences as possible so that overall
communication both beacuse of non-local data as well as
inter-processor synchronizations are reduced.
These partitions are
then induced into data spaces of the arrays referenced in the loop.
Each processor then runs its part of iteration space keeping the data
partition that it owns locally. Any non-local data access is
implemented by inter-processor communication at run-time.The Hyperplane Partitioning is also extended to
a sequence of loops. This is done by first finding
Best Local Distribution (BLD) for every loop first and
then finding the best way of grouping different adjacent loops
(just for finding the data partition)
which gives best global data partition. This sequence of
distributions/redistributions is found by constructing a
data structure called Data Distribution Tree (DDT) and finding
the least cost path from the source to any of the leaf nodes
in the DDT. The costs for the edges come from the communication
cost incurred while running a loop with a particular distribution
and redistribution to suit the requirement at the next loop.
For this a communication cost estimator is developed which
works well for fewer dimensions. To handle complete programs
we use some heuristic to find the best global distribution
for the entire program.Some optimizations like message optimization to reduce the number
of messages sent across processors, time optimization
which is done by uniform scheduling across processors, and
space optimization to keep only the part of array space
that any processor owns onto its local memory, are studied.
Hyperplane Partitioning is also implemented using an algorithm for
synchronization to handle non-local memory access as well
as obeying data dependence constraints. The algorithm is also
proved to be correct. The target machine is IBM-SP2 using
PVM for the message passing library. The performance of the tool
on some standard benchmarks (ADI and RHS) and also on some
programs designed by us to show the specific merits of the tool.
The results show that the loops which have non-uniform dependences
also can be run on DMM with good speed-ups.
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Liang, Yan. „Mise en œuvre d'un simulateur en OCCAM pour la conception d'architectures parallèles à base d'une structure multiprocesseur hiérarchique“. Compiègne, 1989. http://www.theses.fr/1989COMPD176.
Der volle Inhalt der QuelleAnnotation:
La simulation est devenue une étape indispensable dans la phase de conception de machines parallèles et permet d'éviter la construction de prototypes couteux. Dans cette thèse, un simulateur orienté vers des processus parallèles en langage OCCAM a été développé. Notre objectif a été de concevoir un simulateur adapté à un réseau de transputers pour la réalisation d'un prototype de machine parallèle utilisant des liaisons directes entre les transputers par les canaux séries. A titre d'exemple de simulation, une architecture parallèle (coprocesseur) à base d'une structure multiprocessor hiérarchique : maître-esclave a été réalisée au niveau processeur-mémoire-commutateur. La performance théorique est évaluée à l'aide des deux modèles analytiques dont l'un est une combinaison de systèmes ouverts M/M/1, et l'autre est un système ouvert M/M/s. La performance expérimentale a été mesurée respectivement sur les tâches indépendantes et les tâches séquentielles. La configuration expérimentale de sa performance théorique permet d'avoir un aperçu général sur les avantages et les limites d'une structure coprocesseur et d'envisager une implémentation ultérieureThe simulation has become an indispensable phase for conception of parallel processing systems, and enables to avoid construction of expensive prototypes. In this paper, a parallel process-oriented simulator written in OCCAM language has been developed. Our objective is to conceive a simulator adapted to a network of transputers for prototyping parallel processing systems by connecting directly the serial transputer channels. As a simulation example, a parallel processor system (coprocessor) based on hierarchical structure : master-slave has been realized at the processor-memory-switch level. The performance analysis is obtained via two queuing models : the former as independent M/M/1 systems and the latter as a M/M/s system. The experimental performance is measured respectively based on the independent tasks and the sequential tasks. The comparison of analytic and experimental results enables us to constate the advantage and limit of the coprocessor and to encourage us to its implementation
21
Favre, Michel. „Un système Prolog parallèle pour machines à mémoire distribuée“. Phd thesis, Grenoble INPG, 1992. http://tel.archives-ouvertes.fr/tel-00341008.
Der volle Inhalt der QuelleAnnotation:
Cette thèse est consacrée a l'étude de l'implantation du langage Prolog sur les architectures parallèles Mimd sans mémoire commune. Nous présentons le modèle opéra qui exploite implicitement le parallélisme ou le Prolog pour repartir dynamiquement l'évaluation des programmes sur les différents nœuds du réseau de processeurs. Le système opéra est de type multisequentiel: il n'y a parallélisation que lorsqu'un processeur est inoccupé. Ce système se décompose en une partie operative chargée de l'évaluation du programme Prolog, et une partie contrôle chargée de l'allocation des travaux aux processeurs de la partie operative. Les principaux problèmes de ce type de systèmes sont d'une part le choix de représentation en mémoire de l'arbre ou ainsi que la gestion des liaisons multiples, et d'autre part, le contrôle de l'allocation des différentes branches de l'arbre aux machines abstraites qui effectuent des évaluations séquentielles. La technique de régulation de charge utilisée est fondée sur des méthodes heuristiques. L'ordonnanceur d'opera travaille sur une image approchée de l'état global du système obtenu par échantillonnage des états locaux de chaque unités de travail. Un prototype d'opera a été réalisé sur un réseau de transputers reconfigurable dynamiquement: le supernode. Cette propriété a ete mise a profit dans notre implantation pour réduire les couts de communication. Les communications sont effectuées en parallèle avec le calcul. Le prototype réalisé fournit des gains de performances importants et opera figure parmi les systèmes Prolog parallèles les plus efficaces a l'heure actuelle
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Guillot, Bernard. „Réalisation d'un outil autonome pour l'écriture et l'interrogation de systèmes de gestion de bases de données et de connaissances sur une machine multiprocesseur : évolution du concept de bases de données vers la manipulation d'objets image et graphique“. Compiègne, 1986. http://www.theses.fr/1986COMPI219.
Der volle Inhalt der QuelleAnnotation:
La mise en œuvre d’un système MUMPS autonome sur la machine multimicroprocesseur SM90 nous a permis de dégager certaines fonctionnalités, associées aux niveaux conceptuel et interne des SGBD, qui s’avèrent particulièrement utiles comme outils pour l’écriture de SGBD. Le noyau principal de ces outils réside dans l’intégration d’une organisation hiérarchique et dynamique de données dans le langage MUMPS accessible à partir de la notion de variable globale. La modélisation des informations permet l’usage du système MUMPS dans un contexte de base de données relationnelles et en logique : l’espace de stockage directement accessible à travers le langage est celui des disques du système. Une extension du langage est proposée sous la forme d’une fonction pour l’interrogation et le parcours de l’espace global. Nous montrons une utilisation de l’espace global en déduction dans le cadre d’une interrogation basée sur la logique. La représentation de faits élémentaires, de règles dans une base de connaissances s’expriment à travers la notion de variable globale. L’adjonction de potentialités graphiques au systèmes MUMPS par l’apport d’un coprocesseur spécialisé permet d’envisager la réalisation d’interfaces graphiques de haut niveau. Enfin nous montrons que l’évolution du concept de base de données est lié à sa capacité à manipuler de nouveaux types d’objets, principalement les types graphique et image.
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Guillot, Bernard. „Réalisation d'un outil autonome pour l'écriture et l'interrogation de systèmes de gestion de bases de données et de connaissance sur une machine multiprocesseur évolution du concept de base de données vers la manipulation d'objets image et graphique“. Grenoble 2 : ANRT, 1986. http://catalogue.bnf.fr/ark:/12148/cb375993889.
Der volle Inhalt der Quelle
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Wu, Shu-Chin, und 吳淑琴. „A Concurrent-Access File Server for Mach-Based Multiprocessor Machine“. Thesis, 1994. http://ndltd.ncl.edu.tw/handle/31910301498502170728.
Der volle Inhalt der QuelleAnnotation:
碩士國立臺灣大學
資訊工程研究所
82
Multimedia is popular and file sizes grow larger and larger. Although micro processor is getting powerful today, the overall performance od systems with massive data will be influenced by I/O speed. Current file systems, such as MS-DOS, and UNIX, are not suitable for large files because they only access one block of data at a time. Suppose the size of a file is 16K bytes and it is stored on a disk continuously. When a user wants to get the whole data of this file at once, these systems need to issue 32 disk requests to get data. It wastes time. Thus, we build a file server, called Archer, such that it good performance for large files. Archer adopts contiguous allocation and disk arrays to improve I/O speed. It is established on a multiprocessor machine. Thus, clients can mount more than one Archer servers, which sit on different hosts. When one host crashes, clients can access data through another host as no matter happens. Furthermore, current file systems can communicate with Archer through NFS interface.
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Grigoriu, Liliana. „Multiprocessor Scheduling with Availability Constraints“. 2010. http://hdl.handle.net/1969.1/ETD-TAMU-2010-05-7694.
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We consider the problem of scheduling a given set of tasks on multiple pro-
cessors with predefined periods of unavailability, with the aim of minimizing the
maximum completion time. Since this problem is strongly NP-hard, polynomial ap-
proximation algorithms are being studied for its solution. Among these, the best
known are LPT (largest processing time first) and Multifit with their variants.
We give a Multifit-based algorithm, FFDL Multifit, which has an optimal worst-
case performance in the class of polynomial algorithms for same-speed processors
with at most two downtimes on each machine, and for uniform processors with at
most one downtime on each machine, assuming that P 6= NP. Our algorithm finishes
within 3/2 the maximum between the end of the last downtime and the end of the
optimal schedule. This bound is asymptotically tight in the class of polynomial
algorithms assuming that P 6= NP. For same-speed processors with at most k
downtimes on each machine our algorithm finishes within ( 3
2 + 1
2k ) the end of the
last downtime or the end of the optimal schedule. For problems where the optimal
schedule ends after the last downtime, and when the downtimes represent fixed jobs,
the maximum completion time of FFDL Multifit is within 3
2 or ( 3
2+ 1
2k ) of the optimal
maximum completion time.
We also give an LPT-based algorithm, LPTX, which matches the performance
of FFDL Multifit for same-speed processors with at most one downtime on each
machine, and is thus optimal in the class of polynomial algorithms for this case.
LPTX differs from LPT in that it uses a specific order of processors to assign tasks if two processors become available at the same time.
For a similar problem, when there is at most one downtime on each machine
and no more than half of the machines are shut down at the same time, we show
that a bound of 2 obtained in a previous work for LPT is asymptotically tight in the
class of polynomial algorithms assuming that P 6= NP.
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LIU, GUANG-XIN, und 劉光新. „The architectural features and performance analysis of a multiprocessor database machine“. Thesis, 1989. http://ndltd.ncl.edu.tw/handle/35793579620275015781.
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Meyer, Andrew J. „Design and implementation of a multiprocessor control system for multi-axis, cross-coupled machine control“. 1995. http://catalog.hathitrust.org/api/volumes/oclc/34106325.html.
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Thesis (M.S.)--University of Wisconsin--Madison, 1995.Typescript. eContent provider-neutral record in process. Description based on print version record. Includes bibliographical references (leaves 195-197).
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Schneider, Donovan A. „Complex query processing in multiprocessor database machines“. 1990. http://catalog.hathitrust.org/api/volumes/oclc/23438092.html.
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Thesis (Ph. D.)--University of Wisconsin--Madison, 1990.Typescript. Vita. eContent provider-neutral record in process. Description based on print version record. Includes bibliographical references (leaves 149-153).
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Yim, Hiu Shan. „Evaluating the performance characteristics of a virtual machine used on simultaneous multi-threaded (SMT) processors“. 2008. http://hdl.rutgers.edu/1782.2/rucore10001600001.ETD.17260.
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Thesis (M.S.)--Rutgers University, 2008.Supplementary File: Original Document in MS Word. "Graduate Program in Electrical and Computer Engineering." Includes bibliographical references (p. 51-53).
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Valluri, Madhavi Gopal. „Evaluation Of Register Allocation And Instruction Scheduling Methods In Multiple Issue Processors“. Thesis, 1999. https://etd.iisc.ac.in/handle/2005/1532.
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Valluri, Madhavi Gopal. „Evaluation Of Register Allocation And Instruction Scheduling Methods In Multiple Issue Processors“. Thesis, 1999. http://etd.iisc.ernet.in/handle/2005/1532.
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