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Auswahl der wissenschaftlichen Literatur zum Thema „FD-SOI (transistors)“
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Zeitschriftenartikel zum Thema "FD-SOI (transistors)"
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Angelov, George V., Dimitar N. Nikolov und Marin H. Hristov. „Technology and Modeling of Nonclassical Transistor Devices“. Journal of Electrical and Computer Engineering 2019 (03.11.2019): 1–18. http://dx.doi.org/10.1155/2019/4792461.
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This paper presents a comprehensive outlook for the current technology status and the prospective upcoming advancements. VLSI scaling trends and technology advancements in the context of sub-10-nm technologies are reviewed as well as the associated device modeling approaches and compact models of transistor structures are considered. As technology goes into the nanometer regime, semiconductor devices are confronting numerous short-channel effects. Bulk CMOS technology is developing and innovating to overcome these constraints by introduction of (i) new technologies and new materials and (ii) new transistor architectures. Technology boosters such as high-k/metal-gate technologies, ultra-thin-body SOI, Ge-on-insulator (GOI), AIII–BV semiconductors, and band-engineered transistor (SiGe or Strained Si-channel) with high-carrier-mobility channels are examined. Nonclassical device structures such as novel multiple-gate transistor structures including multiple-gate field-effect transistors, FD-SOI MOSFETs, CNTFETs, and SETs are examined as possible successors of conventional CMOS devices and FinFETs. Special attention is devoted to gate-all-around FETs and, respectively, nanowire and nanosheet FETs as forthcoming mainstream replacements of FinFET. In view of that, compact modeling of bulk CMOS transistors and multiple-gate transistors are considered as well as BSIM and PSP multiple-gate models, FD-SOI MOSFETs, CNTFET, and SET modeling are reviewed.
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Lagaev, Dmitriy A., Aleksey S. Klyuchnikov und Nikolay A. Shelepin. „Prospects for applying FD-SOI technology to space applications“. Journal of Physics: Conference Series 2388, Nr. 1 (01.12.2022): 012135. http://dx.doi.org/10.1088/1742-6596/2388/1/012135.
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Abstract In this work, using numerical simulation, the reasons for the occurrence of increased values of leakage currents in NMOS fully depleted SOI (FD-SOI) transistors during interaction with ionizing radiation. It has shown that the main reason for the formation of leakage currents is the charge accumulated in the latent oxide upon interaction with ionizing radiation. The effectiveness of applying a bias on the substrate and the formation of a well under the buried oxide (BOX) to reduce the leakage currents is investigated. Based on the obtained results, it was concluded that it is promising to use transistors made using FD-SOI technology for space applications.
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Taher Abuelma’atti, Muhammad. „Harmonic and intermodulation distortion in SOI FD transistors“. Solid-State Electronics 47, Nr. 5 (Mai 2003): 797–800. http://dx.doi.org/10.1016/s0038-1101(02)00453-7.
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Assalti, Rafael, Denis Flandre und Michelly De Souza. „Influence of Geometrical Parameters on the DC Analog Behavior of the Asymmetric Self-Cascode FD SOI nMOSFETs“. Journal of Integrated Circuits and Systems 13, Nr. 2 (05.10.2018): 1–7. http://dx.doi.org/10.29292/jics.v13i2.15.
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This paper assesses the DC analog performance of a composite transistor named Asymmetric Self-Cascode structure, which is formed by two Fully Depleted SOI nMOSFETs connected in series with shortened gates. The influence of geometrical parameters, such as different channel widths and lengths on the transistors at source and drain sides is evaluated through three-dimensional numerical simulations, which have been firstly adjusted to the experimental measurements. The transconductance, output conductance, Early voltage and intrinsic voltage gain have been used as figure of merit to explore the advantages of the composite transistor. From the obtained results, the largest intrinsic voltage gain has been obtained by using longer channel lengths for both transistors, with narrower device close to the source and wider transistor near to the drain.
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Schmidt, Alexander, Holger Kappert und Rainer Kokozinski. „Enhanced High Temperature Performance of PD-SOI MOSFETs in Analog Circuits Using Reverse Body Biasing“. Journal of Microelectronics and Electronic Packaging 10, Nr. 4 (01.10.2013): 171–82. http://dx.doi.org/10.4071/imaps.389.
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Analog circuits realized in a PD-SOI (partially-depleted silicon-on-insulator) CMOS technology for a wide temperature range up to 400°C are significantly affected by the transistor characteristics at high temperatures. As leakage currents increase with temperature, the analog device performance, for example, intrinsic gain and bandwidth, tend to decrease. Both effects influence the precision of analog circuits and lead to malfunction of the circuitry at high temperatures. Enhancement of the MOSFET device performance and improved design techniques are required to handle these issues. In this paper, we demonstrate that RBB (reverse body biasing) is a useful method to improve the analog performance of PD-SOI transistors and also to push the limit of analog circuit design in SOI technology beyond 300°C. It allows beneficial FD (fully depleted) device characteristics in a 1.0 μm PD-SOI CMOS technology by manipulating the depletion condition of the silicon film. Due to reduced leakage currents, operation in the moderate inversion region of the SOI transistor device up to 400°C is feasible. The method is verified by experimental results of transistors with an H-shaped gate (HGATE), an analog switch, current mirrors, a two-stage operational amplifier, and a bandgap voltage reference. The normalized leakage current of HGATE devices at high temperatures can be reduced by more than one order of magnitude. Thereby, the gm/Id factor is improved significantly especially in the moderate inversion region, which has been inaccessible due to leakage currents. As a result, the intrinsic gain of HGATE transistors is improved. As the method has also been applied to essential analog circuits, it has been found that RBB significantly reduces the errors related to leakage currents and enables the operation of analog circuits in PD-SOI technology up to 400°C.
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Mota Barbosa da Silva, Lucas, Bruna Cardoso Paz und Michelly De Souza. „Analysis of Mobility in Graded-Channel SOI Transistors Aiming at Circuit Simulation“. Journal of Integrated Circuits and Systems 15, Nr. 2 (31.07.2020): 1–5. http://dx.doi.org/10.29292/jics.v15i2.188.
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This work presents an analysis of the behavior of the effective mobility of graded-channel FD SOI transistors using an Y-Function-based technique. Low field mobility, linear and quadratic attenuation factors were extracted from two-dimensional numerical simulations. The influence of the length of both channel regions over these parameters was analyzed. The parameters extracted from experimental data were used in a SPICE simulator, showing that it is possible to simulated GC SOI MOSFET using a regular SOI MOSFET model, by adjusting its parameters.
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Schmidt, Alexander, Holger Kappert und Rainer Kokozinski. „Enhanced High Temperature Performance of PD-SOI MOSFETs in Analog Circuits Using Reverse Body Biasing“. Additional Conferences (Device Packaging, HiTEC, HiTEN, and CICMT) 2013, HITEN (01.01.2013): 000122–33. http://dx.doi.org/10.4071/hiten-ta14.
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Analog circuit realized in a PD-SOI (Partially-Depleted Silicon-on-Insulator) CMOS process for a wide temperature range up to 400 °C are significantly affected by the MOSFET device characteristics at high temperatures. As leakage currents increase with temperature, the analog device performance, e.g. intrinsic gain and bandwidth tend to decrease. Both effects influence the precision of analog circuits and lead to malfunction of the circuitry at high temperatures. Enhancement of the MOSFET device performance and improved design techniques are required to handle these issues. In this paper, we demonstrate that reverse body biasing (RBB) is a useful method to improve the analog performance of PD-SOI transistors and also to push the limit of analog circuit design in SOI technology beyond 300 °C. It allows beneficial FD (fully depleted) device characteristics in a 1.0 μm PD-SOI CMOS process by manipulating the depletion condition of the silicon film. Due to reduced leakage currents, operation in the moderate inversion region of the SOI transistor device up to 400 °C is feasible. The method is verified by experimental results of transistors with an H-shaped gate (HGATE), an analog switch, basic current mirrors, a two-stage operational amplifier and a bandgap voltage reference. The normalized leakage current of HGATE devices at high temperatures can be reduced by more than one order of magnitude. Thereby the gm/Id factor is improved significantly especially in the moderate inversion region, which has been inaccessible due to leakage currents. As a result, the intrinsic gain of HGATE transistors is improved. The method has also been applied to basic analog circuits. It has been found that RBB significantly reduces the errors related to leakage currents and enables the operation of analog circuits in PD-SOI technology up to 400 °C.
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Cerdeira, A., M. Estrada, R. Quintero, D. Flandre, A. Ortiz-Conde und F. J. Garcı́a Sánchez. „New method for determination of harmonic distortion in SOI FD transistors“. Solid-State Electronics 46, Nr. 1 (Januar 2002): 103–8. http://dx.doi.org/10.1016/s0038-1101(01)00258-1.
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Gaillardin, Marc, Philippe Paillet, Veronique Ferlet-Cavrois, Jacques Baggio, Dale McMorrow, Olivier Faynot, Carine Jahan, Lucie Tosti und Sorin Cristoloveanu. „Transient Radiation Response of Single- and Multiple-Gate FD SOI Transistors“. IEEE Transactions on Nuclear Science 54, Nr. 6 (Dezember 2007): 2355–62. http://dx.doi.org/10.1109/tns.2007.910860.
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Lee, Noriyuki, Ryuta Tsuchiya, Yusuke Kanno, Toshiyuki Mine, Yoshitaka Sasago, Go Shinkai, Raisei Mizokuchi et al. „16 x 8 quantum dot array operation at cryogenic temperatures“. Japanese Journal of Applied Physics 61, SC (16.02.2022): SC1040. http://dx.doi.org/10.35848/1347-4065/ac4c07.
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Abstract We developed a 16 x 8 quantum dot array and CMOS circuit hybrid chip (Q-CMOS). By optimizing the transistor design of Q-CMOS formed by fully depleted (FD)-SOI, it is possible to selectively control each of 16 x 8 quantum dots, and obtained characteristics of quantum dot variation for the first time. Due to the mesoscopic effect, the variation in the characteristics of the quantum dots is larger than the threshold voltage variation of the transistors. Thus, we have obtained an important finding that it is necessary to suppress the variability in order to realize a large-scale quantum computer. We have also confirmed that the characteristics of the quantum dots change depending on the applied gate voltages.
Dissertationen zum Thema "FD-SOI (transistors)"
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Park, Hyungjin. „Dispositifs innovants de la technologie FD-SOI“. Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT039.
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L'objectif principal de ce travail de doctorat est d'étudier les principes fondamentaux des effets de corps flottants (FBE) dans les dispositifs FDSOI ultraminces de dernières générations. Plusieurs FBE, (i) kink, (ii) FBE induit par la grille, (iii) transistor bipolaire parasite, (iv) commutation brusque, (v) hystérésis de courant, et (vi) effet transitoire (MSD), sont examinés en termes d’interaction entre des trous et des électrons dans le corps ultramince. La clé de voûte est que les FBE proviennent de l'interaction des trous en excès qui sont stockés ou éliminés. Pour une meilleure compréhension des FBE, la variation du potentiel interne Vb a été mesurée directement sur les n-MOSFET a contact en H. La variation dynamique de Vb a également été étudiée grâce aux contacts latéraux P+ prolongés dans le silicium non dopé situé sous la grille avant.Grâce à la mesure de Vb, trois résultats principaux ont été mis en évidence pour la première fois: (i) la corrélation entre l’apparition des FBE et la variation de Vb, (ii) de nouvelles preuves expérimentales de l’effet de super-couplage observé alors que le potentiel de surface voire entre déplétion et inversion, (iii) une nouvelle méthode d'extraction de la tension de seuil, comparée à la méthode typique basée sur la caractéristique courant-tension.Enfin, des dispositifs FDSOI innovants, comme le MOSFET latéral N+NN+ sur InGaAs à grille arrière, et le Z2-FET en tant que magnétodiode et capteur optique, sont caractérisés. Nous démontrons les performances de base du substrat InGaAs sur isolant en utilisant la technique du pseudo-MOSFET. Les caractéristiques de détection du Z2-FET sont vérifiées sous champ magnétique et sous éclairageThe main purpose of this PhD work is to investigate the fundamentals of floating body effects (FBEs) in recent generations of ultrathin FDSOI devices. Several FBEs, (i) kink effect, (ii) gate-induced FBE, (iii) parasitic bipolar transistor, (iv) sharp switching, (v) current hysteresis, and (vi) transient and history effect (MSD), are scrutinized in terms of interaction between holes and electrons in ultrathin transistor body. The key point is that in an n-channel SOI MOSFET the FBEs are originated from the interplay of the excess holes which are either being stored or eliminated. For better understanding of FBEs, the body potential Vb has measured directly in H-gate body contact n-MOSFETs. The dynamic Vb variation has also been monitored successfully thanks to lateral P+ body contacts extended into the undoped-silicon film underneath the front-gate.Through the measurements of Vb, there are three major findings highlighted for the first time: (i) correlation between the onset of the FBEs and the Vb variation, (ii) new experimental evidence of super-coupling effect observed while the surface potential is changed from depletion to volume inversion, (iii) establishment of a new technique for extracting threshold voltage VT compared with the typical methods based on the current-voltage characteristics.Finally, innovative FDSOI devices such as back-gated InGaAs lateral N+NN+ MOSFET, and Z2-FET sensors, are characterized. We demonstrate the basic performance of the InGaAs-on-Insulator substrate by using Ψ-MOSFET technique. Sensing features of the Z2-FET are investigated under magnetic field or illumination
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Henry, Jean-Baptiste. „Contribution à l'étude expérimentale des résistances d'accès dans les transistors de dimensions deca-nanométrique des technologies CMOS FD-SOI“. Thesis, Université Grenoble Alpes (ComUE), 2018. http://www.theses.fr/2018GREAT039/document.
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La réduction des dimensions des transistors à effet de champ MOS a depuis quelques années ralenti à cause de l'émergence de facteurs parasites tels que la résistance d'accès. En effet, la miniaturisation du canal s'est accompagnée par une diminution de sa résistance tandis que celle des zones d'accès à la frontière avec le canal est restée constante ou a augmenté. L'objectif de cette thèse a été de mettre en place une méthodologie de caractérisation électrique prenant en compte cette composante parasite longtemps considérée négligeable dans le milieu industriel.Dans un premier chapitre, le fonctionnement de la technologie CMOS et la spécificité de son adaptation FD-SOI sont d'abord présentées. La deuxième moitié du chapitre est quant à elle consacrée à l'état de l'art de la caractérisation électrique et de leur position vis-à-vis de la résistance d'accès.Le second chapitre présente une nouvelle méthode d'extraction des composantes parasites résistives et capacitives à l'aide de transistors de longueurs proches. Les résultats obtenus sont ensuite comparés aux modèles existants. De ces derniers, un nouveau modèle plus physiquement pertinent est proposé en fin de chapitre.Le troisième chapitre expose une nouvelle méthode de caractérisation électrique basée sur la fonction Y qui permet une analyse du comportement d'un transistor sur l'ensemble de son régime de fonctionnement. Cette nouvelle méthode est ensuite combinée à celle développée dans le chapitre 2 pour assembler un protocole expérimentale permettant de corriger et d'analyser l'impact des résistances d'accès sur les courbes de courant et les paramètres électriques.Finalement, le dernier chapitre applique la méthodologie vue dans la chapitre précédent à l'étude du désappariement stochastique des transistors. Les résultats obtenus sont ensuite comparés aux méthodes en vigueur dans les domaines industriel et académique qui présentent chacune leurs avantages et leurs inconvénients. La nouvelle méthode ainsi proposée tente de garder le meilleur de chacune de ces dernièresThe reduction of the dimensions of field effect MOS transistors has slowed down during the last years due to the increasing importance of parasitic factors such as access resistance. As a matter of fact, channel miniaturisation was accompanied by a reduction of its intrinsic resistance while that of the access region at the frontier with the channnel stayed constant or increased. The goal of this thesis was to set a new electrical characterization method to take into account this parasitic component long considered negligible in by industrials.In the first chapter, CMOS technologies working and its FD-SOI adaptation specificities are presented. The second half of the chapter deals with the state of the art of electrical characterization and their hypothesis about access resistance.The second chapter present a new resistive and capacitive parasitic components extraction method using transistors of close channel length. The results are then compared to existing models from which, a new one more physically accurate is proposed.The third chapter expose a new electrical characterization method based on Y function allowing the analyze of transistor behavior on the whole working regime. This new method is then combined with the one developped in the previous chapter to build a new experimental protocol to correct and analyze the impact of access resistances on current curves and parameters.Finally, the last chapter apply this new methodology to the case of stochastic mismatch between transistors. The results are then compared to the methods used by industrials and academics, each of them having their own pros and cons. The new method proposed tries to keep the best of both previous one
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El, Husseini Joanna. „Modélisation et caractérisation de la conduction électrique et du bruit basse fréquence de structures MOS à multi-grilles“. Thesis, Montpellier 2, 2011. http://www.theses.fr/2011MON20209/document.
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Avec la diminution constante des dimensions des dispositifs électroniques, les structures MOS font face à de nombreux effets physiques liés à la miniaturisation. Dans le but de maintenir le rythme d'intégration indiqué par la loi de Moore, des nouvelles technologies, dont la structure résiste plus à ces effets physiques, remplacerons le transistor MOSFET bulk. Les modèles physiques permettant de prédire le comportement des transistors MOS atteignent rapidement leurs limites quand ils sont appliqués à ces structures émergentes. Ce travail de thèse est consacré au développement des modèles numériques et analytiques dédiés à la caractérisation des nouvelles architectures SOI et à substrat massif. Nous nous focalisons sur la modélisation du courant de drain basée sur le potentiel de surface, ainsi qu'à la modélisation du comportement en bruit basse fréquence de ces nouveaux dispositifs. Nous proposons un modèle explicite décrivant les potentiels de surface avant et arrière d'une structure SOI. Nous développons ensuite un modèle de bruit numérique et analytique permettant de caractériser les différents oxydes d'une structure FD SOI. La dernière partie de ce mémoire est consacrée à l'étude d'une nouvelle architecture du transistor MOS sur substrat massif. Une caractérisation de la conduction électrique de ce dispositif et de son comportement en bruit basse fréquence sont présentésWith the continuous reduction of the size of MOS devices, various associated short channel effects become significant and limit this scaling. To restrain this limit, multi-gate MOSFET devices seem to be more interesting, thanks to their better control of the gate on the channel. These new devices seem to be good candidates to replace the classical MOS architecture. The existing physical models used to predict the behaviour of MOSFET bulk devices are limited when they are applied to these emerging structures. This thesis is devoted to the development of numerical and analytical models dedicated to the characterization of new SOI architectures and bulk devices. We focus on the modeling of the drain current based on the surface potential as well was the modeling of the low frequency noise behaviour of these devices. We propose an explicit model describing the front and back surface potential of a FD SOI structure. We then develop numerical and analytical low frequency noise models allowing the characterization of the different oxides of a FD SOI structure. The last part of this thesis is devoted to the study of a new architecture of bulk MOS transistors. A characterization of the electrical conduction of this device and its low frequency noise behavior are presented
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Park, So Jeong. „Propriétés électriques et modélisation des dispositifs MOS avanvés : dispositif FD-SOI, transistors sans jonctions (JLT) et transistor à couche mince à semi-conducteur d'oxyde amorphe“. Phd thesis, Université de Grenoble, 2013. http://tel.archives-ouvertes.fr/tel-00954637.
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Selon la feuille de route des industriels de la microélectronique (ITRS), la dimension critiqueminimum des MOSFET en 2026 ne devrait être que de 6 nm [1]. La miniaturisation du CMOS reposeessentiellement sur deux approches, à savoir la réduction des dimensions géométriques physiques etdes dimensions équivalentes. La réduction géométrique des dimensions conduit à la diminution desdimensions critiques selon la " loi " de Moore, qui définit les tendances de l'industrie dessemiconducteurs. Comme la taille des dispositifs est réduite de façon importante, davantage d'effortssont consentis pour maintenir les performances des composants en dépit des effets de canaux courts,des fluctuations induites par le nombre de dopants.... [2-4]. D'autre part, la réduction des dimensionséquivalentes devient de plus en plus importante de nos jours et de nouvelles solutions pour laminiaturisation reposant sur la conception et les procédés technologiques sont nécessaires. Pour cela,des solutions nouvelles sont nécessaires, en termes de matériaux, d'architectures de composants et detechnologies, afin d'atteindre les critères requis pour la faible consommation et les nouvellesfonctionnalités pour les composants futurs ("More than Moore" et "Beyond CMOS"). A titred'exemple, les transistors à film mince (TFT) sont des dispositifs prometteurs pour les circuitsélectroniques flexibles et transparents.
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Duchaine, Julian. „Caractérisation de l'implantation par immersion plasma avec pulsion(r) et intégration dans la fabrication de transistors FD-SOI et Trigate“. Toulouse 3, 2012. http://www.theses.fr/2012TOU30197.
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L'industrie de la micro-électronique remet à jour régulièrement sa " roadmap " internationale pour ses développements technologiques. L'introduction des nouvelles filières technologiques s'accélère, motivée par les besoins en électronique portable, en ordinateurs personnels de plus en plus puissants, en télécommunications et multimédia, ainsi que par le développement maintenant très important de l'électronique dans le monde de l'automobile. Cette course à l'intégration nécessite des implantations à des énergies de plus en plus faibles et des doses de plus en plus fortes (en fonction des composants). Afin de répondre à la demande des industriels du domaine de la microélectronique, IBS a conçu son propre prototype d'implanteur ionique par immersion plasma (PULSION(r)). Ce type d'implantation est très attractif pour les industriels car il offre un rendement et des cadences de production (wafer/heure) plus importants avec un coût de fabrication plus faible qu'un implanteur dit classique (faisceau d'ions). Cette thèse a pour but de caractériser les procédés d'implantation de type P par immersion plasma de manière approfondie en utilisant la machine PULSION installée au LETI afin de les intégrer dans la fabrication de composants dernières générations (FD-SOI ultime et Trigate pour nano-fils). De nombreuses études expérimentales ont été réalisées afin de comprendre les mécanismes physiques et chimiques mis en jeu lors de l'implantation par immersion plasma. La compréhension de ces mécanismes est beaucoup plus compliquée qu'une implantation par faisceau d'ions car le substrat est constamment immergé dans un plasma et toutes les espèces ioniques du plasma sont implantées. Nous avons donc observé des comportements différents des profils implantés entre les deux techniques d'implantation. Les conditions de plasma ont ensuite été optimisées dans le but d'intégrer les procédés Pulsion(r) dans la fabrication de transistors FD-SOI et Trigate. Les premiers résultats montrent que l'implantation par immersion plasma permet d'obtenir sur des composants planaires (FD-SOI) les mêmes performances électriques qu'un implanteur à faisceau d'ions. Par contre les performances sont nettement améliorées sur des transistors multi-grilles de type Trigate. Des développements procédés devraient encore améliorer ses performancesThe industry of microelectronics will update regularly its "roadmap" for its international technological developments. The development of new technological processes is accelerating, driven by the need for portable electronics, personal computers with more powerful, telecommunications and multimedia, as well as the very important development of electronics in the automobile world. This race requires the integration of implantation processes with low energy and high dose (based on components). To meet the demand of industrial, IBS has developed its own prototype of plasma immersion ion implanter (PULSION (r)). This type of tool is very attractive to manufacturers because it offers performance and production rates (wafer / hour) with a lower manufacturing cost than conventional implanter (ion beam). This thesis aims to characterize the processes of P-type implantation by plasma immersion using the tool installed at the LETI "PULSION "to integrate in the manufacture of new transistors generations (FD-SOI ultimate Trigate for nano-wires). Many experimental studies have been performed to understand the physical and chemical mechanisms involved during the plasma immersion implantation. Understanding these mechanisms is much more complicated than ion beam implantation because the substrate is constantly immersed in the plasma and all ion species are implanted into the substrate. So, we observed different behavior of the implanted boron atoms between the two implantation techniques. The plasma and implantation conditions were optimized in order to integrate Pulsion (r) processes in the manufacture of FD-SOI and Trigate transistors. The first results show that plasma immersion implantation provides, on planar components (FD-SOI), the same electrical performance as ion beam implanter. Against by performance improved significantly on Trigate transistors. Further developments processes should improve again its performance
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Labrot, Maxime. „Développement de procédés d'épitaxie basse température pour les technologies CMOS FD-SOI avancées“. Thesis, Aix-Marseille, 2016. http://www.theses.fr/2016AIXM4082/document.
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Ce travail de thèse s’inscrit dans la technologie de fabrication de transistors à canal mince (Si ou SiGe) totalement déserté sur isolant (Fully-Depleted Silicon-on-Insulator ou FDSOI) qui constitue une option prometteuse pour les nœuds 14nm et au-delà. Les problèmes liés à cette nouvelle technologie sont dus à : (1) l’existence d’instabilités morphologiques conduisant, lors de recuits haute température, à la fragmentation de la couche mince formant le canal, (2) la nécessité d’une reprise d’épitaxie SiGe:B afin de former, sur le canal, des sources et drains surélevées (Raised Source and Drain ou RSD) et (3) des problèmes liés à l’hétérogénéité du dopage induits par l’importance des interfaces substrat/canal, canal/Source et canal/Drain.Ce travail expérimental a été effectué au sein de la société STMicroelectronics en partenariat avec le Centre Interdisciplinaire de Nanoscience de Marseille. Les principaux résultats obtenus sont : 1/ La mise au point, puis l’optimisation d’une méthode de nettoyage de surface à basse température permettant d’éviter la fragmentation du canal observée lors de recuits haute température.2/ L’optimisation des conditions de préparation de la surface du canal permettant de réaliser une bonne reprise d’épitaxie pour les sources et drains surélevées.3/ L’optimisation, via l’incorporation de carbone, des profils de dopage au bore des sources et drains épitaxiés. Les tests électriques effectués sur dispositifs industriels montrent que, grâce aux développements réalisés au cours de ces travaux de thèse, le pourcentage de puces actives sur une plaque est passé de 40% à 90%This work concerns the Fully-Depleted Silicon-On-Insulator (FD-SOI) technology, which is a promising option for the technical nodes beyond 14nm.The use of a very thin Si or SiGe channel causes new technological problems due to (1) morphological instabilities that break the film during its high temperature annealing, (2) the necessity to grow Raised Source & Drain (RSD) by epitaxial Chemical-Vapor Deposition (CVD) of SiGe:B, (3) the non-uniformity of the boron profile in the channel because of the number of interfaces (substrate/channel, channel/ source, channel/drain). This experimental work has been performed at STMicroelectronics and Nanoscience Interdisciplinary Center of Marseille laboratory. The main results are:1/ The definition and the improvement of an efficient low temperature surface-cleaning process that avoids the dewetting of the channel.2/ The optimization of the surface preparation of the channel for a subsequent epitaxial growth of RSD materials compatible with electronic requirements.3/ The improvement, via carbon incorporation, of the boron dopant profile in the epitaxially grown RSD. Analysis of electrical devices show that all these improvements lead to a huge enhancement of the percentage of electrical active dies per wafer (from 40% to 90 %)
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Paquien, Lucien. „Transmetteur intégré bidirectionnel dédié à la 5G mmW dans un système de formation de faisceaux hybride et numérique“. Electronic Thesis or Diss., Bordeaux, 2024. http://www.theses.fr/2024BORD0064.
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La demande croissante en débit pour les télécommunications mobiles a conduit à l’utilisation de systèmes à formation de faisceaux afin de limiter notamment l’impact des pertes de propagation dans l’espace libre (FSPL) sur le bilan de liaison, dues à l’élévation de la fréquence d’opération. Afin de pouvoir orienter un faisceau directif concentrant la majorité du gain du réseau d’antennes en direction d’un utilisateur donné, un nombre important de circuits radiofréquences intégrés (RFFE) est nécessaire.De manière conventionnelle, les RFFE 5G sont généralement constitués d’un amplificateur à faible bruit (LNA), et d’un amplificateur de puissance (PA). Ces derniers sont physiquement dissociés, et alternativement adressés avec un élément commuté, afin de fonctionner en duplexage par répartition dans le temps (TDD). Dans ce cas, non seulement l’élément commuté implique des pertes et un besoin en surface silicium non négligeable, mais aussi les RFFE ne sont utilisés que la moitié du temps (dû au TDD). Aussi, cet important espace silicium requis est ensuite à multiplier par le nombre d’éléments que compose le système à formation de faisceau. De plus, l’espacement entre chaque antenne constituant le réseau d’antennes étant proportionnel à la longueur d’onde, ce dernier pourrait donc fonctionner à des fréquences de fonctionnement plus élevées si les RFFE sont miniaturisés. Dans ce travail, une solution permettant l’élimination du besoin d’un élément commuté, ainsi qu’à la fusion des LNA et PA est proposé, induisant une forte réduction de la surface silicium requise, utilisant la technologie GF 22nm CMOS FD-SOI. Bien que la conception de fonctions millimétriques (mmW) soit abordé, l’aspect conversion de fréquence ainsi que l’étude de fonctions de bande de base sera également discutée, avec notamment la conception d’un mixer passif RF, de deux filtres passe-bas RC actifs reconfigurables d’ordre 2 et 4, d’un amplificateur à gain variable (VGA), d’un bloc analogique tampon 50Ω, d’un commutateur bipolaire à deux directions (DPDT), ainsi qu’une chaine de génération de signaux en quadrature, grâce à l’association d’un coupleur hybride (HCPLR), et d’un oscillateur local (LO) externe hors-puce. Le système complet sera caractérisé pour démontrer l’intérêt de ces structures en termes de performances et de surface silicium requise, et des pistes d’améliorations seront énuméréesThe increasing demand for data rate for mobile telecommunications has led to the use of beamforming systems in order to notably limit the impact of free space propagation losses (FSPL) over the link budget, due to the elevation of the operating frequency. In order to be able to direct a directional beam concentrating the majority of the gain of the antenna array towards a given user, a large number of integrated radio frequency front-ends (RFFE) is necessary.Conventionally, 5G RFFEs generally consist of a low noise amplifier (LNA), and a power amplifier (PA). The latter are physically dissociated, and are alternatively addressed using a commuted element, in order to operate in time division duplexing (TDD). In this case, not only does the switched element involve losses and a significant silicon surface requirement, but also the RFFEs are only used half the time (due to TDD). Also, this large silicon area required must then be multiplied by the number of elements that constitutes the beamforming system. In addition, the spacing between each antenna constituting the antenna array being proportional to the wavelength, the latter could therefore reach higher operating frequencies if the RFFEs are miniaturized. In this work, a solution allowing the elimination of the need for a commuted element, as well as the merging of the LNA and PA is proposed, inducing a strong reduction in the silicon surface area required for the same operation that conventional architectures, using the GF 22nm CMOS FD-SOI technology. Although the design of millimeter functions (mmW) will be discussed, the frequency conversion aspect as well as the study of baseband functions will also be covered, including the design of a RF passive mixer, two reconfigurable second- and fourth-order active-RC low-pass filters, a variable gain amplifier (VGA), a 50Ω analog buffer, a double pole double throw (DPDT) switch, as well as a generation chain of quadrature signals, done from the combination of a hybrid coupler (HCPLR), and an external off-chip local oscillator (LO). The complete system will be simulated to demonstrate the relevancy of these structures regarding performances and required silicon surface, and axis for improvement will also be listed
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Gauthier, Alexis. „Etude et développement d’une nouvelle architecture de transistor bipolaire à hétérojonction Si / SiGe compatible avec la technologie CMOS FD-SOI“. Thesis, Lille 1, 2019. http://www.theses.fr/2019LIL1I081.
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Les travaux présentés dans cette thèse portent sur le développement et l’optimisation de transistors bipolaires pour les futures générations de technologies BiCMOS. La technologie de référence est le BiCMOS055 présentant des fT et fMAX de respectivement 320 et 370 GHz. Dans un premier temps, il est montré que l’optimisation du profil vertical comprenant le budget thermique, le profil de la base et du collecteur notamment permet d’atteindre une fT de 400 GHz tout en restant compatible avec les transistors CMOS. Dans un second temps, le développement d’un collecteur implanté est présenté. La co-implantation du carbone avec le phosphore permet d’obtenir des substrats sans défaut, un contrôle de la diffusion précis ainsi que des performances électriques prometteuses. Une fréquence de transition fT record de 450 GHz est notamment atteinte grâce à des règles de dessins optimisées. Un module STI peu profond (SSTI) est développé afin de compenser l’augmentation de la capacité base / collecteur liée à ce type de technologie. Dans un troisième temps, l’intégration sur silicium d’une nouvelle architecture de transistor bipolaire ayant pour but de surmonter les limitations de la DPSA-SEG utilisée en BiCMOS055 est détaillée et les premiers résultats sont discutés. Cette partie démontre toutes les difficultés d’une intégration d’un transistor bipolaire de nouvelle génération dans une plateforme CMOS. La fonctionnalité de l’architecture émetteur / base est démontrée à travers des mesures dc. Pour terminer, la possibilité d’une intégration en 28 nm est évaluée à travers des travaux spécifiques, notamment au niveau des implantations à travers le SOI, et une ouverture sur les éventuelles intégrations 3D est réaliséeThe studies presented in this thesis deal with the development and the optimization of bipolar transistors for next BiCMOS technologies generations. The BiCMOS055 technology is used as the reference with 320 GHz fT and 370 GHz fMAX performances. Firstly, it is showed that the vertical profile optimization, including thermal budget, base and collector profiles allows to reach 400 GHz fT HBT while keeping CMOS compatibility. In a second time, a fully implanted collector is presented. Phosphorous-carbon co-implantation leads to defect-free substrate, precise dopants profile control and promising electrical performances. A new 450 GHz fT record is set thanks to optimized design rules. A low-depth STI module (SSTI) is developed to limit the base / collector capacitance increase linked to this type of technology. In a third time, the silicon integration of a new bipolar transistor architecture is detailed with the aim of overcoming DPSA-SEG architecture limitations used in BiCMOS055 and first electrical results are discussed. This part shows the challenges of the integration of new-generation bipolar transistors in a CMOS platform. The functionality of the emitter / base architecture is demonstrated through dc measurements. Eventually, the feasibility of 28-nm integration is evaluated with specific experiments, especially about implantations through the SOI, and an overview of potential 3D-integrations is presented
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Bedecarrats, Thomas. „Etude et intégration d’un circuit analogique, basse consommation et à faible surface d'empreinte, de neurone impulsionnel basé sur l’utilisation du BIMOS en technologie 28 nm FD-SOI“. Thesis, Université Grenoble Alpes (ComUE), 2019. http://www.theses.fr/2019GREAT045.
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Avec la fin annoncée de la loi de Moore, les acteurs de la microélectronique cherchent de nouveaux paradigmes sur lesquels s’appuyer pour alimenter les développements futurs de notre société de l’information. En s’inspirant des systèmes nerveux biologiques, l’ingénierie neuromorphique offre des perspectives nouvelles qui révolutionnent d’ores et déjà l’intelligence artificielle. Pour que leurs performances permettent leur généralisation, les processeurs neuronaux se doivent d’intégrer des circuits de neurones les plus petits et les moins énergivores possible afin que les réseaux de neurones artificiels qu’ils implémentent atteignent une taille critique. Dans ce travail, nous montrons qu’il est possible de réduire le nombre de composants nécessaires à la conception d’un circuit analogique de neurone impulsionnel par la fonctionnalisation des courants de génération parasites dans un transistor BIMOS intégré en technologie 28 nm FD-SOI et dimensionné aux tailles minimales autorisées par la technologie. Après une caractérisation systématique des ces courants par des mesures quasi-statiques du FD-SOI BIMOS à température ambiante sous différentes polarisations, une modélisation compacte de ce composant adaptée à partir du modèle CEA-LETI UTSOI est proposée. Le circuit analogique de neurone impulsionnel à fuite, intégration et déclenchement basé sur le BIMOS (« BIMOS-based leaky, integrate-and-fire spiking neuron » : BB-LIF SN) est ensuite décrit. L’influence des différentes dimensions caractéristiques et polarisations de contrôle sur son fonctionnement observée lors des mesures sur des démonstrateurs fabriqués sur silicium est expliquée en détail. Un modèle analytique simple de ses limites de fonctionnement est proposé. La cohérence entre les résultats de mesures, ceux de simulations compactes et les prédictions du modèle analytique simple atteste la pertinence des analyses proposées. Dans sa version la plus aboutie, le BB-LIF SN occupe une surface de 15 µm², consomme environ 2 pJ/spike, fonctionne à des fréquences de déclenchement comprises entre 3 et 75 kHz pour des courant synaptique compris entre 600 pA et 25 nA sous une tension d’alimentation de 3 VWhile Moore’s law reaches its limits, microelectronics actors are looking for new paradigms to ensure future developments of our information society. Inspired by biologic nervous systems, neuromorphic engineering is providing new perspectives which have already enabled breakthroughs in artificial intelligence. To achieve sufficient performances to allow their spread, neural processors have to integrate neuron circuits as small and as low power(ed) as possible so that artificial neural networks they implement reach a critical size. In this work, we show that it is possible to reduce the number of components necessary to design an analogue spiking neuron circuit thanks to the functionalisation of parasitic generation currents in a BIMOS transistor integrated in 28 nm FD-SOI technology and sized with the minimum dimensions allowed by this technology. After a systematic characterization of the FD-SOI BIMOS currents under several biases through quasi-static measurements at room temperature, a compact model of this component, adapted from the CEA-LETI UTSOI one, is proposed. The BIMOS-based leaky, integrate-and-fire spiking neuron (BB-LIF SN) circuit is described. Influence of the different design and bias parameters on its behaviour observed during measurements performed on a demonstrator fabricated in silicon is explained in detail. A simple analytic model of its operating boundaries is proposed. The coherence between measurement and compact simulation results and predictions coming from the simple analytic model attests to the relevance of the proposed analysis. In its most successful achievement, the BB-LIF SN circuit is 15 µm², consumes around 2 pJ/spike, triggers at a rate between 3 and 75 kHz for 600 pA to 25 nA synaptic currents under a 3 V power supply
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Rahhal, Lama. „Analyse et modélisation des phénomènes de mismatch des transistors MOSFET avancées“. Thesis, Grenoble, 2014. http://www.theses.fr/2014GRENT061/document.
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Afin de réaliser correctement leur fonction, certains blocs analogiques ou numériques comme les miroirs de courant ou les SRAM, nécessitent des paires de transistors MOS électriquement identiques. Cependant, les dispositifs sur silicium, même appariés, subissent des variations locales aléatoires ce qui fait varier leurs performances électriques. Ce phénomène est connu sous le nom désappariement. L'objectif de cette thèse est de comprendre les causes physiques de ce désappariement, de le quantifier et de proposer des solutions pour le réduire. Dans ce contexte, quatre thèmes principaux sont développés. Le premier thème se focalise sur l'optimisation des méthodologies de mesures des phénomènes de désappariement. Une nouvelle méthode de mesure du désappariement de Vt et de β ainsi qu'un nouveau modèle de désappariement de ID sont proposés, analysés et appliqués à des données mesurées sur des technologies 28nm Bulk et FD SOI. Le second thème se concentre sur la caractérisation des différentes configurations de transistor MOS afin de proposer l'architecture optimale en fonction des applications visées. Ainsi, la possibilité de remplacer le LDEMOS par une configuration cascode est analysée en détail. Le troisième thème se focalise sur l'analyse et la modélisation des phénomènes de désappariement des transistors MOS avancés. Trois aspects sont analysés : 1) l'introduction du Ge dans le canal P des technologies 28nm BULK, 2) la suppression de la contribution de la grille sur le désappariement de Vt en utilisant la technologie 20 nm métal-Gate-Last 3) un descriptif des principaux contributeurs au désappariement de Vt, β et ID dans les technologies 28 et 14nm FD SOI. Le dernier thème traite du comportement du désappariement des transistors MOS après vieillissement. Un vieillissement NBTI a été appliqué sur des PMOS de la technologie 28nm FD SOI. Des modèles de comportement de Vt et de β en fonction du nombre de charges fixes ou d'états d'interfaces induits à l'interface Si/SiO2 ou dans l'oxyde sont proposés et analysésFor correct operation, certain analog and digital circuits, such as current mirrors or SRAM, require pairs of MOS transistors that are electrically identical. Real devices, however, suffer from random local variations in the electrical parameters, a problem referred to as mismatch. The aim of this thesis is to understand the physical causes of mismatch, to quantify this phenomenon, and to propose solutions that enable to reduce its effects. In this context, four major areas are treated. The first one focuses on the optimization of mismatch measurement methodologies. A new technique for the measurement of Vt and β mismatch and an ID mismatch model are proposed, analyzed and applied to experimental data for 28 nm Bulk and FD SOI technologies. The second area focuses on the characterization of different configurations of MOS transistors in order to propose design architectures that are optimized for certain applications. Specifically, the possibility of replacing LDEMOS with transistors in cascode configuration is analyzed. The third area focuses on the analysis and modeling of mismatch phenomena in advanced Bulk and SOI transistors. Three aspects are analyzed: 1) the impact of the introduction of germanium in P channel of 28nm BULK transistors; 2) the elimination of the metal gate contribution to Vt mismatch by using 20nm Gate-last Bulk technology; 3) a descriptive study of the principal contributions to Vt, β and ID mismatch in 28 and 14 nm FD SOI technologies. The last area treats the mismatch trends with transistor aging. NBTI stress tests were applied to PMOS 28nm FD SOI transistors. Models of the Vt and β mismatch trends as a function of the induced interface traps and fixed charges at the Si/SiO2 interface and in the oxide were developed and discussed
Konferenzberichte zum Thema "FD-SOI (transistors)"
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Vemuri, Madhava Sarma, Tanvir Ahmed und Umamaheswara Rao Tida. „Compact 6T-SRAM Using Bottom-Gate Transistor in FD-SOI Process for Monolithic-3D Integration“. In 2024 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 725–29. IEEE, 2024. http://dx.doi.org/10.1109/isvlsi61997.2024.00140.
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Rodriguez, N., C. Navarro, F. Andrieu, O. Faynot, F. Gamiz und S. Cristoloveanu. „Self-heating effects in ultrathin FD SOI transistors“. In 2011 IEEE International SOI Conference. IEEE, 2011. http://dx.doi.org/10.1109/soi.2011.6081685.
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Kuang, Yong, Jianhui Bu, Bo Li, Linchun Gao, Chunping Liang, Zhengsheng Han und Jiajun Luo. „Total dose effects of 28nm FD-SOI CMOS transistors“. In 2018 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S). IEEE, 2018. http://dx.doi.org/10.1109/s3s.2018.8640197.
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Vanbrabant, Martin, Lucas Nyssens, Valeriya Kilchytska und Jean-Pierre Raskin. „Assessment of RF compact modelling of FD SOI transistors“. In 2021 IEEE Latin America Electron Devices Conference (LAEDC). IEEE, 2021. http://dx.doi.org/10.1109/laedc51812.2021.9437955.
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Dabhi, Chetan Kumar, Avirup Dasgupta und Yogesh Singh Chauhan. „Computationally efficient analytical surface potential model for UTBB FD-SOI transistors“. In 2016 3rd International Conference on Emerging Electronics (ICEE). IEEE, 2016. http://dx.doi.org/10.1109/icemelec.2016.8074575.
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Ikegami, Y., Y. Arai, K. Hara, M. Hazumi, H. Ikeda, H. Ishino, T. Kohriki et al. „Total dose effects on 0.15μm FD-SOI CMOS transistors“. In 2007 IEEE Nuclear Science Symposium Conference Record. IEEE, 2007. http://dx.doi.org/10.1109/nssmic.2007.4436582.
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Deng, Marina, Sebastien Fregonese, Benjamin Dorrnieu, Patrick Scheer, Magali De Matos und Thomas Zimmer. „RF Characterization of 28 nm FD-SOI Transistors Up to 220 GHz“. In 2019 Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon (EUROSOI-ULIS). IEEE, 2019. http://dx.doi.org/10.1109/eurosoi-ulis45800.2019.9041884.
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Cho, Seulki, Alexander Zaslavsky, Curt A. Richter, Jacob M. Majikes, J. Alexander Liddle, Francois Andrieu, Sylvain Barraud und Arvind Balijepalli. „High-Resolution DNA Binding Kinetics Measurements with Double Gate FD-SOI Transistors“. In 2022 IEEE International Electron Devices Meeting (IEDM). IEEE, 2022. http://dx.doi.org/10.1109/iedm45625.2022.10019493.
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Sharma, Arvind, Naushad Alam und Anand Bulusu. „UTBB FD-SOI Circuit Design using Multifinger Transistors: A Circuit-Device Interaction Perspective“. In 2018 14th Conference on Ph.D. Research in Microelectronics and Electronics (PRIME). IEEE, 2018. http://dx.doi.org/10.1109/prime.2018.8430312.
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Bercu, Bogdan, Laurent Montes, Florent Rochette, Mireille Mouis, Xu Xin und Panagiota Morfouli. „High mechanical stress applied to FD-SOI transistors using ultra-thin silicon membranes“. In 2009 International Semiconductor Conference (CAS 2009). IEEE, 2009. http://dx.doi.org/10.1109/smicnd.2009.5336598.
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